CraneCPU
1.0.0
浙江大學計算機系統貫通課程硬件實驗
Warning : 僅供參考，請勿抄襲
系統貫通課程會逐步實現一個RISC-V 五級流水線CPU，並實現異常處理、分支預測、Cache、MMU 等功能，並在其上運行自己編寫的簡易kernel。
本repo 通過分支、tag 等來記錄實驗進度，保存各階段成果。
課內使用vivado 以及Nexys A7-100T FPGA 開發板進行實驗。
為了在非Windows 平台開發/仿真方便，使用了Icarus Verilog 以及GTKWave 進行仿真。
使用了一個Makefile 來整合編譯、仿真等操作：
make ：編譯、仿真，並打開GTKWave 查看波形make compile ：編譯make simulate ：仿真，並打開GTKWave 查看波形需要通過GTKWAVE=/path/to/your/gtkwave來指定GTKWave 的路徑。
沒有認真學過verilog，寫的都挺屎的，反正能跑就行，跑起來了也就懶得改了。僅供參考，參考價值或許也不那麼大（x，那就僅供記錄（✓
都是基於starter code 完全自己寫的，就用個MIT License 吧。
