CraneCPU

크라 네 푸

Zhejiang University의 컴퓨터 시스템 통합 과정의 하드웨어 실험

경고 : 참조 만 참조하십시오. 복사하지 마십시오

실험적인 진행

시스템 통합 과정은 점차 RISC-V 5 레벨 파이프 라인 CPU를 구현하고 예외 처리, 지점 예측, 캐시, MMU 및 기타 기능을 구현하고 직접 작성된 간단한 커널을 실행합니다.

이 repo는 분기, 태그 등을 통한 실험 진행 상황을 기록하고 각 단계의 결과를 보존합니다.

• 시스템 I Lab5-1/Lab5-2 : 단일 사이클 CPU
• 추가 : 권한있는 지침/예외 처리 기능이있는 단일 사이클 CPU
• 시스템 II Lab1 : 파이프 라인 CPU (스톨)
• 시스템 II Lab2 : 파이프 라인 CPU (전달)
• System II Lab7 : 권한있는 지침/예외 처리 기능이있는 파이프 라인 CPU
  • 참고 : 실제로이 실험실은 완벽하지 않으며 CSRR 및 CSRW 만 실행할 수 있으며 권한 레벨 기본 기능은 완전하지 않으며 개선해야합니다.
• 시스템 III Lab1 : 동적 분기 예측이있는 파이프 라인 CPU
  • 제공된 실험 프레임 워크 대신 자신의 실험 프레임 워크를 사용하면 리포지션에 넣지 않습니다.
• 시스템 III Lab2 : 캐시가있는 파이프 라인 CPU
  • 제공된 실험 프레임 워크 대신 자신의 실험 프레임 워크를 사용하면 리포지션에 넣지 않습니다.
• System III Lab XPART : 소프트웨어 및 하드웨어 통합 실험, 주요 부분은 MMU를 구현하고 커널을 디버그하는 것입니다.
  • rv64izicsr 모든 지침 (울타리 ebreak wfi 제외)
  • 감독자와 사용자의 두 가지 권한 수준이 포함되어 있습니다
  • Bare 및 SV39를 포함한 두 개의 페이지 매김 모드를 구현합니다
  • 직렬 포트 출력을 지원합니다
  • 슬라이드 표시 : Slides.tonycrane.cc/sys3-xpart-pre

실험 환경

수업 시간에 우리는 실험에 Vivado와 Nexys A7-100T FPGA 개발위원회를 사용했습니다.

비 독사 플랫폼에서 개발/시뮬레이션의 편의를 위해 Icarus Verilog 및 GTKWave는 시뮬레이션에 사용됩니다.

편집 및 시뮬레이션

MakeFile은 컴파일, 시뮬레이션 및 기타 작업을 통합하는 데 사용됩니다.

• make : gtkwave를 컴파일, 시뮬레이션 및 열어 파형을 볼 수 있습니다.
• make compile : 컴파일하십시오
• make simulate : gtkwave를 시뮬레이션하고 열어 파형을 볼 수 있습니다.

gtkwave의 경로는 GTKWAVE=/path/to/your/gtkwave 를 통해 지정해야합니다.

성명

나는 Verilog를 진지하게 배웠고, 그것을 많이 썼습니다. 어쨌든, 나는 그냥 달릴 수 있고, 달릴 때 그것을 바꾸기에는 너무 게으르다. 참조만으로, 참조 값은 그다지 크지 않을 수 있습니다 (x, 그때는 기록하기위한 것입니다 (✓ ✓

특허

이들 모두는 스타터 코드를 기준으로 전적으로 작성되므로 MIT 라이센스 만 사용하십시오.