CraneCPU

Cranecpu

Expérience matérielle des cours d'intégration du système informatique à l'Université de Zhejiang

AVERTISSEMENT : pour référence uniquement, veuillez ne pas copier

Progrès expérimental

Le cours d'intégration du système implémentera progressivement un processeur de pipeline RISC-V à cinq niveaux et mettra en œuvre la gestion des exceptions, la prédiction des succursales, le cache, la MMU et d'autres fonctions, et exécutera un simple noyau écrit par vous-même.

Ce repo enregistre les progrès expérimentaux à travers les branches, les étiquettes, etc. et préserve les résultats de chaque étape.

• Système I Lab5-1 / Lab5-2: CPU à cycle unique
• EXTRA: CPU à cycle à cycle avec instructions privilégiées / manipulation des exceptions
• Système II LAB1: CPU à pipeline (stand)
• Système II LAB2: CPU du pipeline (transfert)
• System II Lab7: CPU à pipeline avec instructions privilégiées / manipulation d'exceptions
  • Remarque : En fait, ce laboratoire n'est pas parfait, seul le CSRR et le CSRW peuvent fonctionner, les fonctions de base au niveau du privilège ne sont pas complètes et doivent être améliorées
• Système III Lab1: CPU à pipeline avec prédiction de branche dynamique
  • Si vous utilisez le cadre expérimental fourni au lieu du vôtre, vous ne le mettrez pas dans le repo
• Système III Lab2: CPU à pipeline avec cache
  • Si vous utilisez le cadre expérimental fourni au lieu du vôtre, vous ne le mettrez pas dans le repo
• Système III Lab XPART: Expérience d'intégration des logiciels et matériel, la partie principale est de mettre en œuvre le noyau MMU et débogue
  • RV64IZICSR Toutes les instructions (à l'exclusion de la clôture Ebreak WFI)
  • Comprend deux niveaux de privilèges: le superviseur et l'utilisateur
  • Implémente deux modes de pagination, dont Bare et SV39
  • Prise en charge de la sortie du port série
  • Montrer les diapositives dans: Slides.Tonycrane.cc/Sys3-xpart-Pre

Environnement expérimental

En classe, nous avons utilisé Vivado et la carte de développement FPGA NEXYS A7-100T pour les expériences.

Pour la commodité du développement / simulation sur les plates-formes non Windows, Icarus Verilog et GTKWAVE sont utilisés pour la simulation.

Compilation et simulation

Un makefile est utilisé pour intégrer la compilation, la simulation et d'autres opérations:

• make : compiler, simuler et ouvrir GTKWAVE pour afficher la forme d'onde
• make compile : compiler
• make simulate : simulez et ouvrir gtkwave pour afficher la forme d'onde

Le chemin de gtkwave doit être spécifié via GTKWAVE=/path/to/your/gtkwave .

déclaration

Je n'ai pas appris sérieusement Verilog, et je l'ai beaucoup écrit. Quoi qu'il en soit, je peux simplement courir, et je suis trop paresseux pour le changer quand je cours. Pour référence uniquement, la valeur de référence peut ne pas être si grande (x, alors c'est pour enregistrer uniquement (✓

LICENCE

Tous sont entièrement écrits basés sur le code de démarrage, alors utilisez simplement une licence MIT.