CraneCPU
1.0.0
تجربة الأجهزة لدورات تكامل نظام الكمبيوتر في جامعة تشجيانغ
تحذير : للرجوع إليه فقط ، من فضلك لا تنسخ
ستقوم دورة تكامل النظام تدريجياً بتنفيذ وحدة المعالجة المركزية لخط الأنابيب RISC-V بخمسة مستويات ، وتنفيذ معالجة الاستثناءات ، والتنبؤ بالفرع ، وذاكرة التخزين المؤقت ، و MMU وغيرها من الوظائف ، وتشغيل نواة بسيطة كتبها بنفسك.
يسجل هذا الريبو التقدم التجريبي من خلال الفروع والعلامات ، وما إلى ذلك ويحافظ على نتائج كل مرحلة.
في الفصل ، استخدمنا Vivado ومجلس تطوير Nexys A7-100T FPGA للتجارب.
لراحة التطوير/المحاكاة على منصات غير Windows ، يتم استخدام Icarus Verilog و GTKWAVE للمحاكاة.
يتم استخدام Makefile لدمج التجميع والمحاكاة والعمليات الأخرى:
make : تجميع ، محاكاة ، وفتح gtkwave لعرض الشكل الموجيmake compile : ترجمةmake simulate : محاكاة وفتح gtkwave لعرض الشكل الموجي يجب تحديد مسار GTKWAVE من خلال GTKWAVE=/path/to/your/gtkwave .
لم أتعلم Verilog على محمل الجد ، وقد كتبته كثيرًا. على أي حال ، يمكنني فقط الجري ، وأنا كسول جدًا لتغييره عندما أركض. للرجوع إليها فقط ، قد لا تكون القيمة المرجعية رائعة (x ، ثم للتسجيل فقط (✓
كلهم مكتوبون بالكامل بناءً على رمز المبدئي ، لذا استخدم فقط ترخيص معهد ماساتشوستس للتكنولوجيا.
