CraneCPU

Cranecpu

Hardware -Experiment von Computersystemintegrationskursen an der Zhejiang University

Warnung : Nur als Referenz kopieren Sie bitte nicht

Experimenteller Fortschritt

Der Systemintegrationskurs wird nach und nach eine RISC-V-Pipeline-CPU im RISC-V-Pipeline implementieren und Ausnahmebehandlung, Branchenvorhersage, Cache, MMU und andere Funktionen implementieren und einen einfachen Kernel ausführen, der von Ihnen selbst geschrieben wurde.

Dieses Repo erfasst den experimentellen Fortschritt durch Zweige, Tags usw. und bewahrt die Ergebnisse jeder Phase.

• System I LAB5-1/LAB5-2: Einzelzyklus-CPU
• Extra: Einzelzyklus-CPU mit privilegierten Anweisungen/Ausnahmebehandlung
• System II Lab1: Pipeline -CPU (Stand)
• System II Lab2: Pipeline -CPU (Weiterleitung)
• System II LAB7: Pipeline -CPU mit privilegierten Anweisungen/Ausnahmebehandlung
  • Hinweis : Tatsächlich ist dieses Labor nicht perfekt, nur die CSRR und CSRW können ausgeführt werden, die Grundfunktionen der Privilegie sind nicht vollständig und müssen verbessert werden
• System III Lab1: Pipeline -CPU mit dynamischer Zweigvorhersage
  • Wenn Sie den bereitgestellten experimentellen Rahmen anstelle Ihrer eigenen verwenden, werden Sie es nicht in das Repo einfügen
• System III Lab2: Pipeline -CPU mit Cache
  • Wenn Sie den bereitgestellten experimentellen Rahmen anstelle Ihrer eigenen verwenden, werden Sie es nicht in das Repo einfügen
• System III Lab XPart: Software- und Hardware -Integrationsexperiment, der Hauptteil besteht darin, MMU und Debugug -Kernel zu implementieren
  • RV64ICICSR Alle Anweisungen (ohne Zaun eBeak WFI)
  • Beinhaltet zwei Privilegien: Supervisor und Benutzer
  • Implementiert zwei Paginierungsmodi, einschließlich Bare und SV39
  • Unterstützung der seriellen Port -Ausgabe unterstützen
  • Show Folien in: Slides.tonycrane.cc/sys3-xpart-par

Versuchsumgebung

In der Klasse haben wir Vivado und das Nexys A7-100T FPGA Development Board für Experimente verwendet.

Zur Bequemlichkeit der Entwicklung/Simulation auf Nicht-Windows-Plattformen werden Icarus Verilog und GTKwave zur Simulation verwendet.

Zusammenstellung und Simulation

Ein Makefile wird verwendet, um Zusammenstellung, Simulation und andere Operationen zu integrieren:

• make : Kompilieren, simulieren und öffnen Sie GTKwave, um die Wellenform anzusehen
• make compile : kompilieren
• make simulate : simulieren und öffnen Sie GTKWAVE, um die Wellenform anzuzeigen

Der Pfad von gtkwave muss durch GTKWAVE=/path/to/your/gtkwave angegeben werden.

Stellungnahme

Ich habe Verilog nicht ernsthaft gelernt und es sehr geschrieben. Wie auch immer, ich kann einfach rennen und ich bin zu faul, um es zu ändern, wenn ich renne. Nur als Referenz ist der Referenzwert möglicherweise nicht so groß (x, dann ist er nur für die Aufzeichnung (✓

LIZENZ

Alle von ihnen basieren ausschließlich auf dem Startercode. Verwenden Sie also einfach eine MIT -Lizenz.