การทดลองฮาร์ดแวร์ของหลักสูตรการรวมระบบคอมพิวเตอร์ที่มหาวิทยาลัยเจ้อเจียง
คำเตือน : สำหรับการอ้างอิงเท่านั้นโปรดอย่าคัดลอก
หลักสูตรการรวมระบบจะค่อยๆใช้ CPU ไปป์ไลน์ห้าระดับ RISC-V และใช้การจัดการข้อยกเว้นการทำนายสาขาแคช MMU และฟังก์ชั่นอื่น ๆ และเรียกใช้เคอร์เนลง่ายๆที่เขียนด้วยตัวเอง
repo นี้บันทึกความคืบหน้าการทดลองผ่านสาขาแท็ก ฯลฯ และรักษาผลลัพธ์ของแต่ละขั้นตอน
ในชั้นเรียนเราใช้ Vivado และ Nexys A7-100T FPGA Development Board สำหรับการทดลอง
เพื่อความสะดวกในการพัฒนา/จำลองบนแพลตฟอร์มที่ไม่ใช่ windows Icarus Verilog และ Gtkwave ใช้สำหรับการจำลอง
MakeFile ใช้ในการรวมการรวบรวมการจำลองและการดำเนินการอื่น ๆ :
make : คอมไพล์จำลองและเปิด gtkwave เพื่อดูรูปคลื่นmake compile : คอมไพล์make simulate : จำลองและเปิด gtkwave เพื่อดูรูปคลื่น ต้องระบุเส้นทางของ GTKWave ผ่าน GTKWAVE=/path/to/your/gtkwave
ฉันไม่ได้เรียนรู้ Verilog อย่างจริงจังและฉันเขียนมันมาก อย่างไรก็ตามฉันสามารถวิ่งได้และฉันขี้เกียจเกินไปที่จะเปลี่ยนเมื่อฉันวิ่ง สำหรับการอ้างอิงเท่านั้นค่าอ้างอิงอาจไม่ดีมาก (x, จากนั้นก็สำหรับการบันทึกเท่านั้น (✓
พวกเขาทั้งหมดเขียนขึ้นอยู่กับรหัสเริ่มต้นดังนั้นเพียงใช้ใบอนุญาต MIT