CraneCPU

Cráneo

Experimento de hardware de cursos de integración del sistema informático en la Universidad de Zhejiang

Advertencia : solo para referencia, no copie

Progreso experimental

El curso de integración del sistema implementará gradualmente una CPU de tuberías de cinco niveles RISC-V e implementará manejo de excepciones, predicción de ramas, caché, MMU y otras funciones, y ejecutará un kernel simple escrito por usted.

Este repositorio registra el progreso experimental a través de ramas, etiquetas, etc. y conserva los resultados de cada etapa.

• Sistema I LAB5-1/LAB5-2: CPU de un solo ciclo
• Extra: CPU de ciclo único con instrucciones privilegiadas/manejo de excepciones
• Sistema II Lab1: CPU de tuberías (puesto)
• Sistema II Lab2: CPU de tuberías (reenvío)
• Sistema II Lab7: CPU de tuberías con instrucciones privilegiadas/manejo de excepciones
  • Nota : De hecho, este laboratorio no es perfecto, solo el CSRR y CSRW pueden ejecutarse, las funciones básicas de nivel de privilegio no están completos y deben mejorarse
• Sistema III Lab1: CPU de tuberías con predicción de ramas dinámicas
  • Si usa el marco experimental proporcionado en lugar del suyo, no lo pondrá en el repositorio
• Sistema III Lab2: CPU de tuberías con caché
  • Si usa el marco experimental proporcionado en lugar del suyo, no lo pondrá en el repositorio
• System III Lab XPart: Experimento de integración de software y hardware, la parte principal es implementar MMU y depurar el núcleo
  • Rv64izicsr todas las instrucciones (excluyendo la cerca ebreak WFI)
  • Incluye dos niveles de privilegio: supervisor y usuario
  • Implementa dos modos de paginación, incluidos Bare y SV39
  • Soporte de salida de puerto serie
  • Mostrar diapositivas en: slides.tonycrane.cc/sys3-xpart-piR

Ambiente experimental

En clase, utilizamos Vivado y la Junta de Desarrollo FPGA de Nexys A7-100T para experimentos.

Para la conveniencia del desarrollo/simulación en plataformas que no son de Windows, Icarus Verilog y GTKWave se utilizan para la simulación.

Compilación y simulación

Se utiliza un makefile para integrar la compilación, la simulación y otras operaciones:

• make : compilar, simular y abrir gtkwave para ver la forma de onda
• make compile : compilar
• make simulate : simular y abrir gtkwave para ver la forma de onda

La ruta de gtkwave debe especificarse a través de GTKWAVE=/path/to/your/gtkwave .

declaración

No he aprendido en serio a Verilog, y lo he escrito mucho. De todos modos, puedo correr, y soy demasiado vago para cambiarlo cuando corro. Solo como referencia, el valor de referencia puede no ser tan grande (x, entonces es solo para grabar (✓

LICENCIA

Todos ellos están escritos completamente basados ​​en el código de inicio, así que solo use una licencia MIT.