หน้าแรก>การเขียนโปรแกรมที่เกี่ยวข้อง>ซอร์สโค้ดอื่น ๆ
ดาวน์โหลด

โครงการที่เกี่ยวข้องของมูลนิธิโอเพนซอร์ส FPGA

โครงสร้างพื้นฐานฮาร์ดแวร์

โครงการ OpenFPGA

เครื่องกำเนิด IP FPGA ที่ได้รับรางวัลโอเพนซอร์สที่ได้รับรางวัลซึ่งรองรับสถาปัตยกรรม FPGA ที่เป็นเนื้อเดียวกัน

GitHub ที่เก็บ: https://github.com/lnis-uofu/openfpga

Claas ที่ 1

เฟรมเวิร์กสำหรับการเร่งความเร็วฮาร์ดแวร์ของแอพพลิเคชั่นเว็บและคลาวด์โดยใช้คลาวด์ FPGA

GitHub ที่เก็บ: https://github.com/stevehooover/1st-claas

ห้องปฏิบัติการ FPGA เสมือนจริง

สร้างขึ้นภายใน Makerchip IDE ห้องปฏิบัติการ FPGA เสมือนนี้เป็นสภาพแวดล้อมที่ดีสำหรับผู้มาใหม่ FPGA

การใช้เครื่องมือ

โครงการ Verilog-to-Routing (VTR)

โครงการ Verilog-to-Routing (VTR) เป็นความพยายามร่วมกันทั่วโลกเพื่อให้กรอบโอเพนซอร์ซสำหรับดำเนินการสถาปัตยกรรม FPGA และการวิจัยและพัฒนา CAD โฟลว์การออกแบบ VTR ใช้เป็นคำอธิบาย Verilog ของวงจรดิจิตอลและคำอธิบายของสถาปัตยกรรม FPGA เป้าหมาย

GitHub Repository: https://github.com/verilog-to-routing/vtr-verilog-to-routing

ใบอนุญาต: MIT

symbiflow

Symbiflow เป็นเครื่องมือแบบโอเพ่นซอร์สอย่างสมบูรณ์สำหรับการพัฒนา FPGAs ของผู้ขายหลายราย ปัจจุบันมีเป้าหมายไปที่ Xilinx 7-Series, Lattice Ice40, Lattice ECP5 FPGAs, Quicklogic EOS S3 และค่อยๆขยายออกไปเพื่อให้การไหลของการสังเคราะห์ FPGA แบบ end-to-end ที่ครอบคลุม

หน้าแรก: https://symbiflow.github.io/

ใบอนุญาต: MIT

Yosys

Yosys เป็นกรอบสำหรับการสังเคราะห์ Verilog RTL ปัจจุบันมีการสนับสนุน Verilog-2005 อย่างกว้างขวางและให้ชุดอัลกอริทึมการสังเคราะห์พื้นฐานสำหรับโดเมนแอปพลิเคชันต่างๆ

หน้าแรก: https://yosyshq.net/yosys/
GitHub ที่เก็บ: https://github.com/yosyshq/yosys

ใบอนุญาต: ISC

lsoracle

การสังเคราะห์ตรรกะ Oracle เป็นกรอบการทำงานที่พัฒนาขึ้นด้านบนของไลบรารีการสังเคราะห์ลอจิก EPFL เพื่อปลดล็อกการจัดการตรรกะที่มีประสิทธิภาพโดยใช้ตัวเพิ่มประสิทธิภาพตรรกะที่แตกต่างกัน

GitHub ที่เก็บ: https://github.com/lnis-uofu/lsoracle

ใบอนุญาต: MIT

ไลบรารีการสังเคราะห์ลอจิกของ EPFL

ไลบรารีการสังเคราะห์ลอจิก EPFL เป็นชุดของไลบรารีโอเพนซอร์ส C ++ แบบแยกส่วนสำหรับการพัฒนาแอปพลิเคชันการสังเคราะห์ตรรกะ ห้องสมุดทั้งหมดได้รับการบันทึกไว้อย่างดีและทดสอบอย่างดี เป็นส่วนหัวอย่างเดียวห้องสมุดสามารถใช้เป็นส่วนประกอบหลักในกรอบการสังเคราะห์ตรรกะที่ซับซ้อน

GitHub ที่เก็บ: https://github.com/lsils/lstools-showcase

ใบอนุญาต: MIT

ทำให้ดีขึ้น

Edalize เป็นไลบรารี Python สำหรับการโต้ตอบกับเครื่องมือ EDA มันสามารถสร้างไฟล์โครงการสำหรับเครื่องมือที่รองรับและเรียกใช้ในโหมดแบทช์หรือ GUI (ที่รองรับ)

GitHub ที่เก็บ: https://github.com/olofk/edalize

ใบอนุญาต: BSD-2-clause

GHDL

เครื่องวิเคราะห์, คอมไพเลอร์, จำลองและ (ทดลอง) สังเคราะห์สำหรับ VHDL ปัจจุบันได้รับการสนับสนุนอย่างเต็มที่สำหรับปี 1987, 1993, 2002 และบางส่วนสำหรับการแก้ไข VHDL ในปี 2008 การสนับสนุนบางส่วนของ PSL สามารถใช้สำหรับการสังเคราะห์และการตรวจสอบอย่างเป็นทางการพร้อมกับ GHDL-Yosys-Plugin และ (symbi) yosys

หน้าแรก: https://ghdl.github.io/ghdl

GitHub ที่เก็บ: https://github.com/ghdl/ghdl

ใบอนุญาต: GPL-2.0

OSVVM

OSVVM เป็นเฟรมเวิร์กการตรวจสอบ VHDL, ไลบรารียูทิลิตี้การตรวจสอบ, ไลบรารีส่วนประกอบการตรวจสอบและกระแสการเขียนสคริปต์อิสระ OSVVM ให้ VHDL ด้วย capabilites การตรวจสอบคำ Buzz รวมถึงการสร้างแบบจำลองระดับการทำธุรกรรมการสุ่มแบบ จำกัด การครอบคลุมการใช้งานและกระดานคะแนนที่ใช้งานง่ายและรู้สึกเหมือนคุณลักษณะภาษาในตัว ความสามารถในการรายงานของเรารวมถึงเอาต์พุต HTML สำหรับความสามารถในการอ่านของมนุษย์และ XML ที่ใช้ Junit สำหรับเครื่องมือ CI/CD

หน้าแรก: https://osvvm.github.io/

GitHub ที่เก็บ: https://github.com/osvvm/osvvmlibraries#readme

ใบอนุญาต: Apache-2.0

Vunit

Vunit เป็นกรอบการทดสอบโอเพนซอร์สสำหรับ VHDL/SystemVerilog มันมีคุณสมบัติการสนับสนุนการตรวจสอบไลบรารีและฟังก์ชั่นที่จำเป็นในการตระหนักถึงการทดสอบอย่างต่อเนื่องและอัตโนมัติของรหัส HDL ของคุณ

หน้าแรก: https://vunit.github.io

GitHub ที่เก็บ: https://github.com/vunit/vunit

ใบอนุญาต: MPL 2.0

verilogcreator

Verilogcreator เป็นปลั๊กอิน qtcreator มันเปลี่ยน qtcreator เป็น verilog 2005 IDE

หน้าแรก: https://github.com/rochus-keller/verilogcreator/

GitHub ที่เก็บ: https: //github.com/rochus-keller/verilogcreator/

ใบอนุญาต: GPL-2.0

ระบบนิเวศ IP

ฟิวส์

Fusesoc เป็นผู้จัดการแพ็คเกจที่ได้รับรางวัลสำหรับคอร์ IP มันถูกใช้โดยโครงการซิลิคอนโอเพนซอร์สที่โดดเด่นที่สุดและมีระบบนิเวศขนาดใหญ่ของคอร์ IP ที่มีอยู่

GitHub ที่เก็บ: https://github.com/olofk/fusesoc

ใบอนุญาต: BSD-2-clause

FPGA แบบโอเพนซอร์ซ Water Water

โซฟา ( S Kywater o Pensource f pg a s) เป็นชุดของ FPGA IPS โอเพนซอร์ซโดยใช้ Open-Skywater 130nm PDK และ OpenFPGA Framework

GitHub ที่เก็บ: https://github.com/lnis-uofu/sofa

ใบอนุญาต: MIT

openfpgaloader

ยูทิลิตี้สากลสำหรับการเขียนโปรแกรม FPGA

GitHub ที่เก็บ: https://github.com/trabucayre/openfpgaloader

ใบอนุญาต: AGPL-3.0

Litedram

Litedram ให้รอยเท้าขนาดเล็กและ DRAM Core ที่กำหนดค่าได้ Litedram เป็นส่วนหนึ่งของไลบรารี Litex ที่มีจุดประสงค์เพื่อลดระดับการเริ่มต้นของแกน FPGA ที่ซับซ้อนโดยให้การใช้งานที่เรียบง่ายสง่างามและมีประสิทธิภาพของส่วนประกอบที่ใช้ใน SOC ในปัจจุบันเช่น Ethernet, SATA, PCIE, SDRAM Controller ...

GitHub ที่เก็บ: https://github.com/enjoy-digital/litedram

ใบอนุญาต: BSD-2-clause

ขยาย
ข้อมูลเพิ่มเติม
แอปที่เกี่ยวข้อง
แนะนำสำหรับคุณ
ข้อมูลที่เกี่ยวข้อง ทั้งหมด