open source fpga resource
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受賞歴のあるオープンソースFPGA IPジェネレーターは、非常にカスタマイズ可能な均一なFPGAアーキテクチャをサポートします。
githubリポジトリ：https：//github.com/lnis-uofu/openfpga
クラウドFPGAを使用したWebおよびクラウドアプリケーションのハードウェアアクセラレーションのフレームワーク。
githubリポジトリ：https：//github.com/stevehoover/1st-claas
MakerChip IDE内に構築されたこの仮想FPGAラボは、FPGAの新人にとって素晴らしいオンボーディング環境です。
Verilog-to-Routing（VTR）プロジェクトは、FPGAアーキテクチャとCADの研究開発を実施するためのオープンソースフレームワークを提供するための世界的な共同作業です。 VTR設計フローは、入力としてデジタル回路のVerilog説明と、ターゲットFPGAアーキテクチャの説明を受け取ります。
githubリポジトリ：https：//github.com/verilog-to-routing/vtr-verilog-to-routing
ライセンス：MIT
Symbiflowは、複数のベンダーのFPGAを開発するための完全にオープンソースのツールチェーンです。現在、Xilinx 7シリーズ、Lattice ICE40、Lattice ECP5 FPGA、QuickLogic EOS S3をターゲットにしており、徐々に拡張されて包括的なエンドツーエンドFPGA合成フローを提供しています。
ホームページ：https：//symbiflow.github.io/
ライセンス：MIT
Yosysは、Verilog RTL合成のフレームワークです。現在、Verilog-2005の広範なサポートがあり、さまざまなアプリケーションドメインの合成アルゴリズムの基本セットを提供しています。
ホームページ：https：//yosyshq.net/yosys/
githubリポジトリ：https：//github.com/yosyshq/yosys
ライセンス：ISC
ロジック合成Oracleは、EPFLロジック合成ライブラリの上部に開発されたフレームワークであり、さまざまなロジックオプティマイザーを使用して効率的なロジック操作のロックを解除します。
Githubリポジトリ：https：//github.com/lnis-uofu/lsoracle
ライセンス：MIT
EPFLロジック合成ライブラリは、ロジック合成アプリケーションの開発のためのモジュラーオープンソースC ++ライブラリのコレクションです。すべてのライブラリは十分に文書化されており、よくテストされています。ヘッダーのみであるため、ライブラリは複雑なロジック合成フレームワークのコアコンポーネントとして容易に使用できます。
githubリポジトリ：https：//github.com/lsils/lstools-showcase
ライセンス：MIT
Edalizeは、EDAツールと対話するためのPythonライブラリです。サポートされているツールのプロジェクトファイルを作成し、バッチモードまたはGUIモード（サポートされている場合）で実行できます。
githubリポジトリ：https：//github.com/olofk/edalize
ライセンス：BSD-2-Clause
VHDLのアナライザー、コンパイラ、シミュレーター、および（実験的）シンセサイザー。現在、1987年、1993年、2002年に完全にサポートされており、VHDLの2008年の改訂を部分的に支持しています。 PSLの部分的なサポート。 GHDL-Yosys-Pluginおよび（Symbi）Yosysとともに合成および正式な検証に使用できます。
ホームページ：https：//ghdl.github.io/ghdl
githubリポジトリ：https：//github.com/ghdl/ghdl
ライセンス：GPL-2.0
OSVVMは、VHDL検証フレームワーク、検証ユーティリティライブラリ、検証コンポーネントライブラリ、およびシミュレーターの独立したスクリプトフローです。 OSVVMは、VHDLに、トランザクションレベルのモデリング、制約されたランダム、機能的カバレッジ、使用が簡単で、組み込みの言語機能のように感じられるスコアボードなどのバズワード検証能力を提供します。レポート機能には、人間の読みやすさのHTML出力と、CI/CDツール用のJunitベースのXMLが含まれます。
ホームページ：https：//osvvm.github.io/
githubリポジトリ：https：//github.com/osvvm/osvvmlibraries#readme
ライセンス：Apache-2.0
Vunitは、VHDL/SystemVerilogのオープンソーステストフレームワークです。検証サポートライブラリと、HDLコードの継続的かつ自動化されたテストを実現するために必要な機能を備えています。
ホームページ：https：//vunit.github.io
githubリポジトリ：https：//github.com/vunit/vunit
ライセンス：MPL 2.0
VerilogCreatorはQTCreatorプラグインです。 QTCreatorをVerilog 2005 IDEに変えます。
ホームページ：https：//github.com/rochus-keller/verilogcreator/
githubリポジトリ：https：//github.com/rochus-keller/verilogcreator/
ライセンス：GPL-2.0
FUSESOCは、IPコアの受賞歴のあるパッケージマネージャーです。最も顕著なオープンソースシリコンプロジェクトで使用されており、利用可能なIPコアの大きなエコシステムがあります
githubリポジトリ：https：//github.com/olofk/fusesoc
ライセンス：BSD-2-Clause
ソファ（ s kywater o pensource f pg a s）は、オープンソースのSkywater 130NM PDKおよびOpenFPGAフレームワークを使用した一連のオープンソースFPGA IPSです
githubリポジトリ：https：//github.com/lnis-uofu/sofa
ライセンス：MIT
プログラミングFPGAのユニバーサルユーティリティ
githubリポジトリ：https：//github.com/trabucayre/openfpgaloader
ライセンス：AGPL-3.0
LitedRamは、小さなフットプリントと構成可能なDRAMコアを提供します。 litedRamは、イーサネット、SATA、PCIE、SDRAMコントローラーなど、今日のSOCで使用されているコンポーネントのシンプルでエレガントで効率的な実装を提供することにより、複雑なFPGAコアのエントリーレベルを低下させることを目的とするLitexライブラリの一部です。
githubリポジトリ：https：//github.com/enjoy-digital/litedram
ライセンス：BSD-2-Clause
