open source fpga resource
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Un générateur IP FPGA open-source primé qui prend en charge les architectures FPGA homogènes hautement personnalisées.
Référentiel GitHub: https://github.com/lnis-uofu/openfpga
Un framework pour l'accélération matérielle des applications Web et cloud à l'aide de FPGA cloud.
Référentiel GitHub: https://github.com/stevehoover/1st-claas
Construit dans l'IDE MakerChip, ce laboratoire FPGA virtuel est un excellent environnement d'intégration pour les nouveaux arrivants FPGA.
Le projet Verilog-to Rout (VTR) est un effort de collaboration mondial pour fournir un cadre open source pour mener l'architecture FPGA et la recherche et le développement de la CAO. Le flux de conception VTR prend en entrée une description Verilog d'un circuit numérique et une description de l'architecture FPGA cible.
Référentiel GitHub: https://github.com/verilog-to-routing/vtr-verilog-to-routing
Licence: MIT
Symbiflow est une chaîne d'outils entièrement open source pour le développement de FPGA de plusieurs fournisseurs. Actuellement, il cible la série Xilinx 7, le réseau ICE40, les FPGA ECP5 en réseau, l'EOS S3 QuickLogic et est progressivement élargi pour fournir un flux de synthèse FPGA de bout en bout.
Page d'accueil: https://symbiflow.github.io/
Licence: MIT
Yosys est un cadre pour la synthèse de Verilog RTL. Il possède actuellement un support Verilog-2005 étendu et fournit un ensemble de base d'algorithmes de synthèse pour divers domaines d'application.
Page d'accueil: https://yosyshq.net/yosys/
Référentiel GitHub: https://github.com/yosyshq/yosys
Licence: ISC
L'oracle de synthèse logique est un framework développé en haut des bibliothèques de synthèse logique EPFL pour débloquer une manipulation logique efficace en utilisant différents optimisateurs logiques.
Référentiel GitHub: https://github.com/lnis-uofu/lsoracle
Licence: MIT
Les bibliothèques de synthèse Logic EPFL sont une collection de bibliothèques C ++ open source modulaires pour le développement d'applications de synthèse logique. Toutes les bibliothèques sont bien documentées et bien testées. Étant uniquement en tête, les bibliothèques peuvent être facilement utilisées comme composants principaux dans des cadres de synthèse logique complexes.
Référentiel GitHub: https://github.com/lsils/lsstools-showcase
Licence: MIT
Edalise est une bibliothèque Python pour interagir avec les outils EDA. Il peut créer des fichiers de projet pour les outils pris en charge et les exécuter en mode lot ou GUI (où pris en charge).
Référentiel GitHub: https://github.com/olofk/edalize
Licence: Clause BSD-2
Analyseur, compilateur, simulateur et synthétiseur (expérimental) pour VHDL. Il a actuellement un soutien complet pour les 1987, 1993, 2002 et partiel pour la révision 2008 de VHDL. Support partiel de PSL. Peut être utilisé pour la synthèse et la vérification formelle avec ghdl-yosys-plugin et (symbi) yosys.
Page d'accueil: https://ghdl.github.io/ghdl
Référentiel GitHub: https://github.com/ghdl/ghdl
Licence: GPL-2.0
OSVVM est un cadre de vérification VHDL, une bibliothèque d'utilité de vérification, une bibliothèque de composants de vérification et un flux de script indépendant du simulateur. OSVVM fournit à VHDL des capacités de vérification des mots buzz, y compris la modélisation au niveau des transactions, la couverture aléatoire et fonctionnelle contrainte et les tableaux de bord qui sont simples à utiliser et à se sentir comme des fonctionnalités de langage intégrées. Nos capacités de rapport comprennent des sorties HTML pour la lisibilité humaine et le XML basé sur JUnit pour les outils CI / CD.
Page d'accueil: https://osvvm.github.io/
Référentiel GitHub: https://github.com/osvvm/OSVVMLibrary #readme
Licence: Apache-2.0
Vunnit est un cadre de test open source pour VHDL / SystemVerilog. Il propose des bibliothèques de support de vérification et les fonctionnalités nécessaires pour réaliser des tests continus et automatisés de votre code HDL.
Page d'accueil: https://vunit.github.io
Référentiel GitHub: https://github.com/vunit/vunit
Licence: MPL 2.0
VerilogCreator est un plugin QTCreator. Il transforme QTCreator en IDE Verilog 2005.
Page d'accueil: https://github.com/rochus-keller/verilogcreator/
Référentiel GitHub: https: //github.com/rochus-keller/verilogcreator/
Licence: GPL-2.0
FusoSoc est un gestionnaire de packages primé pour les cœurs IP. Il est utilisé par les projets de silicium open source les plus importants et possède un grand écosystème de cœurs IP disponibles
Référentiel GitHub: https://github.com/olofk/fusesoc
Licence: Clause BSD-2
Le canapé ( S Kywater o Pensource F PG A S) est une série d'IP FPGA open-source en utilisant le cadre PDK et OpenFPGA d'open source
Référentiel Github: https://github.com/lnis-uofu/sofa
Licence: MIT
Utilité universelle pour la programmation FPGA
Référentiel GitHub: https://github.com/trabucayre/openfpgaloader
Licence: AGPL-3.0
LitDram fournit une petite empreinte et un noyau DRAM configurable. LitDram fait partie des bibliothèques Litex dont les objectifs sont de réduire le niveau d'entrée des noyaux FPGA complexes en fournissant des implémentations simples, élégantes et efficaces des composants utilisés dans le SOC d'aujourd'hui tels que Ethernet, SATA, PCIe, Contrôleur SDRAM ...
Référentiel GitHub: https://github.com/enjoy-digital/litedram
Licence: Clause BSD-2
