open source fpga resource
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Ein preisgekrönter Open-Source-FPGA-IP-Generator, der hochkundenwertige homogene FPGA-Architekturen unterstützt.
Github Repository: https://github.com/lnis-uofu/openfpga
Ein Framework für die Hardwarebeschleunigung von Web- und Cloud -Anwendungen mithilfe von Cloud -FPGAs.
Github Repository: https://github.com/stevehoover/1st-claas
Dieses virtuelle FPGA -Labor ist in der Makerchip -IDE errichtet und ist eine großartige Onboarding -Umgebung für FPGA -Newcomer.
Das Verilog-to-Routing-Projekt (VTR) ist eine weltweite Zusammenarbeit, um einen Open-Source-Rahmen für die Durchführung von FPGA-Architektur sowie CAD-Forschung und -entwicklung zu bieten. Der VTR -Konstruktionsfluss nimmt als Eingabe eine Verilog -Beschreibung eines digitalen Schaltkreises und eine Beschreibung der Ziel -FPGA -Architektur an.
Github Repository: https://github.com/verilog-to-routing/vtr-verilog-to-routing
Lizenz: MIT
Symbiflow ist ein vollständig Open -Source -Toolchain für die Entwicklung von FPGAs mehrerer Anbieter. Derzeit zielt es auf die Xilinx 7-Serie, Gitter ICE40, Gitter ECP5-FPGAs, QuickLogic EOS S3 ab und wird allmählich erweitert, um einen umfassenden End-to-End-FPGA-Synthesefluss zu ermöglichen.
Homepage: https://symbiflow.github.io/
Lizenz: MIT
Yosys ist ein Rahmen für die Verilog RTL -Synthese. Derzeit verfügt es über umfangreiche Unterstützung von Verilog-2005 und bietet einen grundlegenden Satz von Synthesealgorithmen für verschiedene Anwendungsdomänen.
Homepage: https://yosyshq.net/yosys/
Github Repository: https://github.com/yosyshq/yosys
Lizenz: ISC
Die logische Synthese Oracle ist ein Rahmen, das oben in der EPFL -Logik -Synthese -Bibliotheken entwickelt wurde, um eine effiziente Logikmanipulation mithilfe verschiedener Logikoptimierer freizuschalten.
Github Repository: https://github.com/lnis-uofu/lsoracle
Lizenz: MIT
Die EPFL -Logik -Synthese -Bibliotheken sind eine Sammlung modularer Open Source -C ++ - Bibliotheken für die Entwicklung von Logik -Syntheseanwendungen. Alle Bibliotheken sind gut dokumentiert und gut getestet. Da die Bibliotheken nur Header sind, können sie leicht als Kernkomponenten in komplexen Logik-Synthese-Frameworks verwendet werden.
Github Repository: https://github.com/lsils/lstools-showcase
Lizenz: MIT
Edalize ist eine Python -Bibliothek für die Interaktion mit EDA -Tools. Es können Projektdateien für unterstützte Tools erstellen und im Batch- oder GUI -Modus (wo unterstützt) ausgeführt werden.
GitHub Repository: https://github.com/olofk/edalisierung
Lizenz: BSD-2-Klausel
Analysator, Compiler, Simulator und (experimenteller) Synthesizer für VHDL. Derzeit unterstützt es die volle Unterstützung für die 1987, 1993, 2002 und teilweise für die Überarbeitung von VHDL von 2008. Partielle Unterstützung von PSL. Kann für die Synthese und formale Überprüfung zusammen mit GHDL-Yosys-Plugin und (Symbi) Yosys verwendet werden.
Homepage: https://ghdl.github.io/ghdl
Github Repository: https://github.com/ghdl/ghdl
Lizenz: GPL-2.0
OSVVM ist ein VHDL -Überprüfungs -Framework, eine Verifizierung der Versorgungsbibliothek, eine Verifizierungskomponentenbibliothek und ein Simulator -unabhängiger Skriptstrom. OSVVM liefert VHDL die Kapaziliten der Buzz-Word-Überprüfung, einschließlich der Modellierung von Transaktionsebene, eingeschränkter zufälliger, funktionaler Abdeckung und Anzeigetafeln, die einfach zu verwenden sind und sich wie integrierte Sprachfunktionen fühlen. Unsere Berichtsfunktionen umfassen HTML -Ausgänge für die menschliche Lesbarkeit und jung -basierte XML für CI/CD -Tools.
Homepage: https://osvvm.github.io/
Github Repository: https://github.com/osvvm/osvvmlibraries#readme
Lizenz: Apache-2.0
Vunit ist ein Open -Source -Test -Framework für VHDL/Systemverilog. Es verfügt über Überprüfungsunterstützungsbibliotheken und die Funktionalität, die erforderlich ist, um kontinuierliche und automatisierte Tests Ihres HDL -Codes zu realisieren.
Homepage: https://vunit.github.io
Github Repository: https://github.com/vunit/vunit
Lizenz: MPL 2.0
VerilogCreator ist ein QTCreator -Plugin. Es verwandelt Qtcreator in eine Verilog 2005 -IDE.
Homepage: https://github.com/rochus-keller/verilogcreator/
Github Repository: https: //github.com/rochus-keller/verilogcreator/
Lizenz: GPL-2.0
FUSESOC ist ein preisgekrönter Paketmanager für IP-Kerne. Es wird von den bekanntesten Open -Source -Siliziumprojekten verwendet und verfügt über ein großes Ökosystem der verfügbaren IP -Kerne
Github Repository: https://github.com/olofk/fuSesoc
Lizenz: BSD-2-Klausel
Sofa ( S Kywater O Penource F Pg A S) sind eine Reihe von Open-Source-FPGA-IPs, die das Open-Source-Skywater 130nm PDK und das OpenFPGA-Gerüst verwenden
Github Repository: https://github.com/lnis-uofu/sofa
Lizenz: MIT
Universeller Nutzen für die Programmierung von FPGA
Github Repository: https://github.com/trabucayre/openfpgaloader
Lizenz: AGPL-3.0
Litedram bietet einen kleinen Fußabdruck und einen konfigurierbaren DRAM -Kern. Litedram ist Teil von Litex -Bibliotheken, deren Ziel es ist, die Einstiegsniveau komplexer FPGA -Kerne zu senken, indem einfache, elegante und effiziente Implementierungen von Komponenten bereitgestellt werden, die im heutigen SOC verwendet werden, wie Ethernet, SATA, PCIE, SDRAM -Controller ...
Github Repository: https://github.com/enjoy-digital/litedram
Lizenz: BSD-2-Klausel
