open source fpga resource

Proyek Terkait Yayasan FPGA Open Source

Infrastruktur perangkat keras

Proyek OpenFPGA

Generator IP FPGA open-source pemenang penghargaan yang mendukung arsitektur FPGA homogen yang sangat dapat disembuhkan.

Repositori Github: https://github.com/lnis-uofu/openfpga

1 CLAAS

Kerangka kerja untuk percepatan perangkat keras aplikasi web dan cloud menggunakan cloud FPGA.

Repositori Github: https://github.com/stevehoover/1st-laas

Virtual FPGA Lab

Dibangun di dalam IDE MakerChip, lab FPGA virtual ini adalah lingkungan onboarding yang bagus untuk pendatang baru FPGA.

Perkakas

Proyek Verilog-to-Routing (VTR)

Proyek Verilog-to-Routing (VTR) adalah upaya kolaboratif di seluruh dunia untuk memberikan kerangka kerja open-source untuk melakukan arsitektur FPGA dan penelitian dan pengembangan CAD. Aliran desain VTR mengambil sebagai input deskripsi Verilog dari sirkuit digital, dan deskripsi arsitektur FPGA target.

Repositori Github: https://github.com/verilog-to-routing/vtr-verilog-to-routing

Lisensi: MIT

Symbiflow

Symbiflow adalah toolchain sumber terbuka yang sepenuhnya untuk pengembangan FPGA dari beberapa vendor. Saat ini, ia menargetkan Xilinx 7-Series, Lattice ICE40, Lattice ECP5 FPGA, QuickLogic EOS S3 dan secara bertahap diperluas untuk memberikan aliran sintesis FPGA ujung ke ujung yang komprehensif.

Beranda: https://symbiflow.github.io/

Lisensi: MIT

Yosys

Yosys adalah kerangka kerja untuk sintesis Verilog RTL. Saat ini memiliki dukungan Verilog-2005 yang luas dan menyediakan serangkaian algoritma sintesis dasar untuk berbagai domain aplikasi.

Beranda: https://yosyshq.net/yosys/
Repositori Github: https://github.com/yosyshq/yosys

Lisensi: ISC

Lsoracle

Oracle sintesis logika adalah kerangka kerja yang dikembangkan di bagian atas pustaka sintesis logika EPFL untuk membuka kunci manipulasi logika yang efisien dengan menggunakan pengoptimal logika yang berbeda.

Repositori Github: https://github.com/lnis-uofu/lsoracle

Lisensi: MIT

Pustaka Sintesis Logika EPFL

Pustaka Sintesis Logika EPFL adalah kumpulan perpustakaan C ++ open source modular untuk pengembangan aplikasi sintesis logika. Semua perpustakaan didokumentasikan dengan baik dan diuji dengan baik. Menjadi header saja, perpustakaan dapat dengan mudah digunakan sebagai komponen inti dalam kerangka sintesis logika yang kompleks.

Repositori Github: https://github.com/lsils/lstools-showcase

Lisensi: MIT

Edalize

Edale adalah perpustakaan Python untuk berinteraksi dengan alat EDA. Ini dapat membuat file proyek untuk alat yang didukung dan menjalankannya dalam mode batch atau GUI (di mana didukung).

Repositori Github: https://github.com/olofk/edalize

Lisensi: BSD-2-Clause

GHDL

Analisis, kompiler, simulator, dan (eksperimental) synthesizer untuk VHDL. Saat ini memiliki dukungan penuh untuk 1987, 1993, 2002, dan parsial untuk revisi VHDL 2008. Dukungan parsial PSL. Dapat digunakan untuk sintesis & verifikasi formal bersama dengan GHDL-yoSys-plugin dan (symbi) yosys.

Beranda: https://ghdl.github.io/ghdl

Repositori Github: https://github.com/ghdl/ghdl

Lisensi: GPL-2.0

OSVVM

OSVVM adalah kerangka kerja verifikasi VHDL, perpustakaan utilitas verifikasi, pustaka komponen verifikasi, dan aliran skrip independen simulator. OSVVM memberikan VHDL dengan kemampuan verifikasi kata buzz termasuk pemodelan level transaksi, cakupan acak, fungsional, dan papan skor yang mudah digunakan dan terasa seperti fitur bahasa bawaan. Kemampuan pelaporan kami mencakup output HTML untuk keterbacaan manusia dan XML berbasis JUNIT untuk alat CI/CD.

Beranda: https://osvvm.github.io/

Repositori Github: https://github.com/osvvm/osvvmlibraries#readme

Lisensi: Apache-2.0

Vunit

Vunit adalah kerangka pengujian open source untuk VHDL/SystemVerilog. Ini fitur pustaka dukungan verifikasi dan fungsionalitas yang diperlukan untuk mewujudkan pengujian kode HDL Anda yang berkelanjutan dan otomatis.

Beranda: https://vunit.github.io

Repositori Github: https://github.com/vunit/vunit

Lisensi: MPL 2.0

Verilogcreator

Verilogcreator adalah plugin QTCreator. Mengubah qtcreator menjadi IDE Verilog 2005.

Beranda: https://github.com/rochus-keller/verilogcreator/

Github Repository: https: //github.com/rochus-keller/verilogcreator/

Lisensi: GPL-2.0

Ekosistem IP

Fusesoc

Fusesoc adalah manajer paket pemenang penghargaan untuk core IP. Ini digunakan oleh sebagian besar proyek silikon open source yang menonjol dan memiliki ekosistem besar inti IP yang tersedia

Repositori Github: https://github.com/olofk/fusesoc

Lisensi: BSD-2-Clause

FPGA Open-Source Skywater

Sofa ( S kywater o pensource f pg a s) adalah serangkaian IP FPGA open-source menggunakan kerangka kerja Skywater 130NM open-source dan OpenFPGA OpenFPGA

Repositori Github: https://github.com/lnis-uofu/sofa

Lisensi: MIT

OpenFPGaloader

Utilitas universal untuk pemrograman FPGA

Repositori Github: https://github.com/trabucayre/openfpgaloader

Lisensi: AGPL-3.0

Litedram

Litedram menyediakan jejak kecil dan inti DRAM yang dapat dikonfigurasi. Litedram adalah bagian dari Perpustakaan Litex yang tujuannya adalah untuk menurunkan tingkat masuk inti FPGA yang kompleks dengan memberikan implementasi komponen yang sederhana, elegan dan efisien yang digunakan dalam SOC saat ini seperti Ethernet, SATA, PCIE, pengontrol SDRAM ...

Repositori Github: https://github.com/enjoy-digital/litedram

Lisensi: BSD-2-Clause