open source fpga resource
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Un galardonado generador de IP FPGA de código abierto que admite arquitecturas FPGA homogéneas altamente personalizables.
Repositorio de Github: https://github.com/lnis-uofu/openfpga
Un marco para la aceleración de hardware de aplicaciones web y en la nube utilizando FPGA en la nube.
Repositorio de Github: https://github.com/stevehoover/1st-Claas
Construido dentro del IDE Makerchip, este laboratorio FPGA virtual es un excelente entorno de incorporación para los recién llegados de FPGA.
El proyecto Verilog-to-Ruting (VTR) es un esfuerzo de colaboración mundial para proporcionar un marco de código abierto para realizar una arquitectura FPGA e investigación y desarrollo de CAD. El flujo de diseño VTR toma como entrada una descripción Verilog de un circuito digital y una descripción de la arquitectura FPGA objetivo.
Repositorio de Github: https://github.com/verilog-to-routing/vtr-verilog-to-routing
Licencia: MIT
Symbiflow es una cadena de herramientas de código abierto para el desarrollo de FPGA de múltiples proveedores. Actualmente, se dirige a la serie Xilinx 7, la red Ice40, la red FPGA de redes ECP5, QuickLogic EOS S3 y se está expandiendo gradualmente para proporcionar un flujo integral de síntesis FPGA de extremo a extremo.
Página de inicio: https://symbiflow.github.io/
Licencia: MIT
Yosys es un marco para la síntesis de Verilog RTL. Actualmente tiene un amplio soporte de Verilog-2005 y proporciona un conjunto básico de algoritmos de síntesis para varios dominios de aplicación.
Página de inicio: https://yosyshq.net/yosys/
Repositorio de Github: https://github.com/yosyshq/yosys
Licencia: ISC
El Oracle de síntesis lógica es un marco desarrollado en la parte superior de las bibliotecas de síntesis lógica de EPFL para desbloquear una manipulación lógica eficiente mediante el uso de diferentes optimizadores lógicos.
Repositorio de Github: https://github.com/lnis-uofu/lsoracle
Licencia: MIT
Las bibliotecas de síntesis lógica de EPFL son una colección de bibliotecas C ++ de código abierto modulares para el desarrollo de aplicaciones de síntesis lógica. Todas las bibliotecas están bien documentadas y bien probadas. Al ser solo encabezado, las bibliotecas se pueden usar fácilmente como componentes centrales en marcos de síntesis lógica complejos.
Repositorio de Github: https://github.com/lsils/lstools-showcase
Licencia: MIT
Edalise es una biblioteca de Python para interactuar con las herramientas EDA. Puede crear archivos de proyecto para herramientas compatibles y ejecutarlos en modo lotes o GUI (donde sea compatible).
Repositorio de Github: https://github.com/olofk/edalis
Licencia: BSD-2 Cláusula
Analizador, compilador, simulador y sintetizador (experimental) para VHDL. Actualmente tiene pleno apoyo para el 1987, 1993, 2002 y parcial para la revisión de 2008 de VHDL. Apoyo parcial de PSL. Se puede utilizar para la síntesis y verificación formal junto con GHDL-YOSYS-Plugin y (Symbi) Yosys.
Página de inicio: https://ghdl.github.io/ghdl
Repositorio de Github: https://github.com/ghdl/ghdl
Licencia: GPL-2.0
OSVVM es un marco de verificación VHDL, biblioteca de utilidad de verificación, biblioteca de componentes de verificación y un flujo de secuencias de comandos independiente del simulador. OSVVM proporciona a VHDL capacílitos de verificación de palabras de Buzz que incluyen modelado de nivel de transacción, cobertura aleatoria, funcional restringida y marcadores que son fáciles de usar y se sienten como características de lenguaje incorporados. Nuestras capacidades de informes incluyen salidas HTML para legibilidad humana y XML basada en JUnit para herramientas CI/CD.
Página de inicio: https://osvvm.github.io/
Repositorio de Github: https://github.com/osvvm/osvvmlibraries#readme
Licencia: Apache-2.0
Vunit es un marco de prueba de código abierto para VHDL/SystemVerilog. Cuenta con bibliotecas de soporte de verificación y la funcionalidad necesaria para realizar pruebas continuas y automatizadas de su código HDL.
Página de inicio: https://vunit.github.io
Repositorio de Github: https://github.com/vunit/vunit
Licencia: MPL 2.0
VerilogCreator es un complemento QtCreator. Convierte QtCreator en un IDE VERILOG 2005.
Página de inicio: https://github.com/rochus-keller/verilogcreator/
Repositorio de GitHub: https: //github.com/rochus-keller/verilogcreator/
Licencia: GPL-2.0
FUSESOC es un gerente de paquetes galardonado para los núcleos IP. Es utilizado por los proyectos de silicio de código abierto más destacado y tiene un gran ecosistema de núcleos IP disponibles
Repositorio de Github: https://github.com/olofk/fusesoc
Licencia: BSD-2 Cláusula
SOFA ( S Kywater O Pensource F PG A S) son una serie de IPS FPGA de código abierto que usan el marco Skywater 130Nm de código abierto y el marco OpenFPGA
Repositorio de Github: https://github.com/lnis-uofu/sofa
Licencia: MIT
Utilidad universal para programar FPGA
Repositorio de Github: https://github.com/trabucayre/openfpgaloader
Licencia: AGPL-3.0
LitedRam proporciona una pequeña huella y núcleo de DRAM configurable. Litedram es parte de las bibliotecas LITEX cuyos objetivos son reducir el nivel de entrada de núcleos FPGA complejos al proporcionar implementaciones simples, elegantes y eficientes de componentes utilizados en el SOC actual, como Ethernet, SATA, PCIe, controlador SDRAM ...
Repositorio de Github: https://github.com/enjoy-digital/litedram
Licencia: BSD-2 Cláusula
