open source fpga resource
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Um premiado gerador de IP FPGA de código aberto que suporta arquiteturas FPGA homogêneas altamente personalizáveis.
Repositório do Github: https://github.com/lnis-uofu/openfpga
Uma estrutura para aceleração de hardware de aplicativos da Web e em nuvem usando FPGAs em nuvem.
Repositório do Github: https://github.com/stevehoover/1st-claas
Construído no IDE MakerChip, este laboratório FPGA virtual é um ótimo ambiente de integração para os recém -chegados da FPGA.
O projeto Verilog-to-Routing (VTR) é um esforço colaborativo mundial para fornecer uma estrutura de código aberto para a realização de arquitetura e desenvolvimento e desenvolvimento de CAD FPGA. O fluxo de design do VTR leva como entrada uma descrição do Verilog de um circuito digital e uma descrição da arquitetura FPGA de destino.
Repositório do GitHub: https://github.com/veilog-to--routing/vtr-verilog-to--routing
Licença: MIT
O Symbiflow é uma cadeia de ferramentas de código aberto totalmente para o desenvolvimento de FPGAs de vários fornecedores. Atualmente, tem como alvo o Xilinx 7-Series, Lattice ICE40, Lattice ECP5 FPGAs, o QuickLogic EOS S3 e está sendo gradualmente expandido para fornecer um fluxo abrangente de síntese de FPGA de ponta a ponta.
Página inicial: https://symbiflow.github.io/
Licença: MIT
Yosys é uma estrutura para a síntese Verilog RTL. Atualmente, ele possui suporte extensivo do Verilog-2005 e fornece um conjunto básico de algoritmos de síntese para vários domínios de aplicativos.
Página inicial: https://yosyshq.net/yosys/
Repositório do Github: https://github.com/yosyshq/yosys
Licença: ISC
A síntese lógica Oracle é uma estrutura desenvolvida na parte superior das bibliotecas de síntese lógica da EPFL para desbloquear manipulação lógica eficiente usando diferentes otimizadores lógicos.
Repositório do Github: https://github.com/lnis-uofu/lsoracle
Licença: MIT
As bibliotecas de síntese lógica da EPFL são uma coleção de bibliotecas modulares de código aberto C ++ para o desenvolvimento de aplicações de síntese lógica. Todas as bibliotecas estão bem documentadas e bem testadas. Sendo apenas o cabeçalho, as bibliotecas podem ser prontamente usadas como componentes principais em estruturas complexas de síntese lógica.
Repositório do Github: https://github.com/lsils/lstools-showcase
Licença: MIT
Edalize é uma biblioteca Python para interagir com as ferramentas EDA. Ele pode criar arquivos de projeto para ferramentas suportadas e executá -las no modo em lote ou GUI (onde suportado).
Repositório do Github: https://github.com/olofk/edalize
Licença: BSD-2-cláusula
Analisador, compilador, simulador e sintetizador (experimental) para VHDL. Atualmente, possui apoio total para o 1987, 1993, 2002, e parcial para a revisão de 2008 do VHDL. Apoio parcial do PSL. Pode ser usado para síntese e verificação formal, juntamente com GHDL-YOSYS-PLUGIN e (SYMBI) YOSYS.
Página inicial: https://ghdl.github.io/ghdl
Repositório do Github: https://github.com/ghdl/ghdl
Licença: GPL-2.0
OSVVM é uma estrutura de verificação do VHDL, biblioteca de utilitário de verificação, biblioteca de componentes de verificação e um fluxo de script independente do simulador. O OSVVM fornece aos capabilitos de verificação de palavras do Buzz, incluindo modelagem de nível de transação, cobertura aleatória e funcional restrita e quadros de pontuação simples de usar e parecer recursos de idioma interno. Nossos recursos de relatório incluem saídas HTML para legibilidade humana e XML baseado em JUNIT para ferramentas de CI/CD.
Página inicial: https://osvmm.github.io/
Repositório do Github: https://github.com/osvvm/osvvmlibrarias#readme
Licença: Apache-2.0
O Vunit é uma estrutura de teste de código aberto para VHDL/SystemVerilog. Possui bibliotecas de suporte de verificação e a funcionalidade necessária para realizar testes contínuos e automatizados do seu código HDL.
Página inicial: https://vunit.github.io
Repositório do Github: https://github.com/vunit/vunit
Licença: MPL 2.0
Verilogcreator é um plug -in qtcreator. Transforma o Qtcreator em um IDE Verilog 2005.
Página inicial: https://github.com/rochus-keller/veilogcreator/
Repositório do Github: https: //github.com/rochus-keller/veilogcreator/
Licença: GPL-2.0
O FUSESOC é um gerente de pacotes premiado para núcleos de IP. É usado pela maioria dos projetos de silício de código aberto e possui um grande ecossistema de núcleos IP disponíveis
Repositório do Github: https://github.com/olofk/fusesoc
Licença: BSD-2-cláusula
Sofá ( S Kywater o Pensource F PG A S) são uma série de IPs FPGA de código aberto usando o Skywater de código aberto 130NM PDK e o OpenFPGA Framework
Repositório do Github: https://github.com/lnis-uofu/sofa
Licença: MIT
Utilidade universal para programação de FPGA
Repositório do Github: https://github.com/trabucayre/openfpgaloader
Licença: AGPL-3.0
Litedram fornece uma pequena pegada e núcleo de DRAM configurável. Litedram faz parte das bibliotecas Litex cujos objetivos são reduzir o nível de entrada de núcleos complexos de FPGA, fornecendo implementações simples, elegantes e eficientes dos componentes usados no SOC de hoje, como Ethernet, SATA, PCIE, SDRAM Controller ...
Repositório do Github: https://github.com/enjoy-digital/litedram
Licença: BSD-2-cláusula
