HDLbits Solutions

HDL 비트 솔루션 저장소

HDL 비트 솔루션 저장소에 오신 것을 환영합니다! HDL 비트 문제를 해결하는 동안 붙어 있습니다. 이 공간은 HDL Bits 웹 사이트에서 연습을위한 솔루션을 공유하는 데 전념합니다.

목차?

• 저장소 구조
• HDL 비트 정보
• 용법
• 연락하다

저장소 구조

이 저장소는 필요한 솔루션을 쉽게 탐색하고 찾을 수 있도록 구성되어 있습니다.

중요한

1. 시작하기 ??

• 1.1. 1 단계
• 1.2. 영

2. Verilog 언어 ??

• 2.1. 기초적인 ?

  • 2.1.1. 간단한 와이어
  • 2.1.2. 4 개의 전선
  • 2.1.3. 인버터
  • 2.1.4. 그리고 게이트
  • 2.1.5. 게이트도
  • 2.1.6. xnor 게이트
  • 2.1.7. 와이어 선언
  • 2.1.8. 7458 칩
• 2.2. 벡터 ?

  • 2.2.1. 벡터
  • 2.2.2. vector1
  • 2.2.3. 벡터 2
  • 2.2.4. 벡터 게이트
  • 2.2.5. 게이트 4
  • 2.2.6. 벡터 3
  • 2.2.7. 벡터 리버스
  • 2.2.8. 벡터 4
  • 2.2.9. 벡터 5
• 2.3. 모듈 계층 ?

  • 2.3.1. 기준 치수
  • 2.3.2. 모듈 위치
  • 2.3.3. 모듈-이름
  • 2.3.4. 모듈 시프트
  • 2.3.5. 모듈-시프트 8
  • 2.3.6. 가산기 1
  • 2.3.7. 가산기 2
  • 2.3.8. 선택 가산기를 휴대하십시오
  • 2.3.9. Adder Cum Subtractor
• 2.4. 절차 ?

  • 2.4.1. 항상 차단 - 조합
  • 2.4.2. 항상 차단 - 클럭
  • 2.4.3. IF 문
  • 2.4.4. 래치 인 경우
  • 2.4.5. 사례 진술
  • 2.4.6. 우선 순위 인코더
  • 2.4.7. Casez와 인코더
  • 2.4.8. 래치 피
• 2.5. 더 많은 Verilog 기능 ?

  • 2.5.1. 조건부 두 번째 운영자
  • 2.5.2. 감소 연산자
  • 2.5.3. 감소- 더 넓은 게이트
  • 2.5.4. 루프 벡터 반전
  • 2.5.5. 루프 모집단 수
  • 2.5.6. 루프 가산기를 위해 생성
  • 2.5.7. 루프 BCD 가산기를 위해 생성

3. 회로 ??

• 3.1. 조합 논리 ?

  • 3.1.1 기본 게이트 ?

    • 3.1.1.1. 철사
    • 3.1.1.2. 지면
    • 3.1.1.3. 게이트도
    • 3.1.1.4. 또 다른 게이트
    • 3.1.1.5. 두 개의 문
    • 3.1.1.6. 더 많은 논리 게이트
    • 3.1.1.7. 7420 칩
    • 3.1.1.8. 진실 테이블
    • 3.1.1.9. 두 비트 평등
    • 3.1.1.10. 샘플 회로 a
    • 3.1.1.11. 샘플 회로 b
    • 3.1.1.12. A와 B를 결합하십시오
    • 3.1.1.13. 고리 또는 진동?
    • 3.1.1.14. 온도 조절기
    • 3.1.1.15. 인구 카운터
    • 3.1.1.16. 게이트와 벡터
    • 3.1.1.17. 더 긴 벡터
  • 3.1.2 멀티플렉서 ?

    • 3.1.2.1. 2 ~ 1 멀티플렉서
    • 3.1.2.2. 2 ~ 1 버스 멀티플렉서
    • 3.1.2.3. 9 ~ 1의 멀티플렉서
    • 3.1.2.4. 256 ~ 1 mux
    • 3.1.2.5. 256 ~ 1 4 비트 mux
  • 3.1.3 산술 회로 ?

    • 3.1.3.1. 반입수
    • 3.1.3.2. 전체 가산기
    • 3.1.3.3. 3 비트 이진 가산기
    • 3.1.3.4. 가산기
    • 3.1.3.5. 서명 된 추가 오버 플로우
    • 3.1.3.6. 100 비트 이진 가산기
    • 3.1.3.7. 4 비트 BCD 가산기
  • 3.1.4 k 맵 회로 ?

    • 3.1.4.1. 3 변수
    • 3.1.4.2. 4 변수 1
    • 3.1.4.3. 4 변수 2
    • 3.1.4.4. 4 VariaVle 3
    • 3.1.4.5. 최소 SOP 및 POS
    • 3.1.4.6. K-Map 1
    • 3.1.4.7. K-Map 2
    • 3.1.4.8. K-MAP는 MUX와 함께 구현되었습니다
• 3.2. 순차적 논리 ?

  • 3.2.1 래치 및 플립 플롭 ?

    • 3.2.1.1. D 플립 플롭
    • 3.2.1.2. D 플립 플롭
    • 3.2.1.3. 재설정 된 DFF
    • 3.2.1.4. 재설정 값이있는 DFF
    • 3.2.1.5. 비동기 재설정이있는 DFF
    • 3.2.1.6. 활성화 된 DFF
    • 3.2.1.7. D 래치
    • 3.2.1.8. DFF 1
    • 3.2.1.9. DFF 2
    • 3.2.1.10. DFF + 게이트
    • 3.2.1.11. MUX + DFF 1
    • 3.2.1.12. MUX + DFF 2
    • 3.2.1.13. DFF와 게이트
    • 3.2.1.14. 진실 테이블에서 회로
    • 3.2.1.15. 가장자리를 감지하십시오
    • 3.2.1.16. 두 모서리를 감지하십시오
    • 3.2.1.17. 에지 캡처 레지스터
    • 3.2.1.18. 이중 에지 트리거 플립 플롭
  • 3.2.2 카운터 ?

    • 3.2.2.1. 4 비트 카운터
    • 3.2.2.2. 10 년 카운터
    • 3.2.2.3. 10 년 카운터 다시
    • 3.2.2.4. 느린 10 년 카운터
    • 3.2.2.5. 카운터 1-12
    • 3.2.2.6. 카운터 1000
    • 3.2.2.7. 4 자리 소수점 카운터
    • 3.2.2.8. 12 시간 시계
  • 3.2.3 시프트 레지스터 ?

    • 3.2.3.1 4 비트 시프트 레지스터
    • 3.2.3.2 왼쪽 오른쪽 회전기
    • 3.2.3.3 1 또는 8에 의한 왼쪽 오른쪽 산술 이동
    • 3.2.3.4 5 비트 LFSR
    • 3.2.3.5 3 비트 LFSR
    • 3.2.3.6 32 비트 LFSR
    • 3.2.3.7 시프트 레지스터 1
    • 3.2.3.8 시프트 레지스터 2
    • 3.2.3.9 3 입력 lut
  • 3.2.4 더 많은 회로 ?

    • 3.2.4.1. 규칙 90
    • 3.2.4.2. 규칙 110
    • 3.2.4.3. Conways Life 게임 16x6
  • 3.2.5 유한 상태 기계 ?

    • 3.2.5.1. 간단한 FSM 1 (비동기 재설정)
    • 3.2.5.2. 간단한 FSM 1 (동기화 재설정)
    • 3.2.5.3. 간단한 FSM 2 (비동기 재설정)
    • 3.2.5.4. 간단한 FSM 2 (동기화 재설정)
    • 3.2.5.5. 간단한 상태 전환 3
    • 3.2.5.6. 하나의 뜨거운 FSM
    • 3.2.5.7. 간단한 FSM 3 (비동기 재설정)
    • 3.2.5.8. 간단한 FSM 3 (동기화 재설정)
    • 3.2.5.9. 무어 FSM을 설계하십시오
    • 3.2.5.10. lemming 1
    • 3.2.5.11. Lemming 2
    • 3.2.5.12. 렘밍 3
    • 3.2.5.13. Lemming 4
    • 3.2.5.14. 하나의 뜨거운 FSM
    • 3.2.5.15. PS2 패킷 파서
    • 3.2.5.16. PS2 패킷 파서 및 Datapath
    • 3.2.5.17
    • 3.2.5.18
    • 3.2.5.19
    • 3.2.5.20
    • 3.2.5.21
    • 3.2.5.22
    • 3.2.5.23
    • 3.2.5.24
• 3.3. 더 큰 회로 구축 ?

  • 3.3.1.

4

• 4.1

  • 4.1.1
• 4.2

  • 4.2.1

HDL 비트에 대해?

HDL 비트는 Verilog Hardware Description Language (HDL)를 사용하여 디지털 하드웨어 설계를 연습하기위한 소형 회로 설계 연습 모음이 포함 된 웹 사이트입니다. 연습은 초보자를위한 튜토리얼 스타일 문제에서부터 회로 설계 기술을 테스트하고 개선하는 점점 더 어려운 작업에 이르기까지 다양합니다. 각 문제는 Verilog에서 작은 회로를 설계해야합니다. HDLBITS는 제출 한 회로 모듈에 대한 즉각적인 피드백을 제공합니다. 회로는 일련의 테스트 벡터를 시뮬레이션하여 참조 솔루션과 비교하여 정확성을 확인합니다.

hdlbits를 사용하는 방법 ▶ ️

1. 브라우저를 사용하고 HDLBITS 사이트로 이동하십시오.
2. 문제 선택 : 문제를 해결하거나 첫 번째 문제로 이동하십시오.
3. Verilog에 솔루션을 작성하십시오.
4. 필요한 경우 제출, 시뮬레이션 및 디버그

진행 상황을 추적하거나 다른 브라우저로 이동하려면 사용자 이름과 비밀번호를 만들어 다른 곳에서 로그인 할 수 있습니다.

용법

솔루션을 찾는 방법?

Repository Structure 의 문제로 이동하여 필요한 디렉토리를 선택하여 특정 HDL 비트 연습에 대한 솔루션을 찾으십시오. 각 챌린지 디렉토리는 다음과 같습니다.

• problem_statement.md : 원래 문제 문.
• solution_verilog.v : Verilog로 작성된 솔루션.
• output_wavwform.png : 시뮬레이션 결과 파형.
• testbench.sv : 테스트 벤치 용액을 확인하십시오.

연락하다 ?

질문, 제안, 피드백이 있거나 여기에서 뭔가 잘못된 것을 찾으십니까? 우리는 당신의 의견을 듣고 싶습니다! 도달 .... ....

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