الصفحة الرئيسية>المتعلقة بالبرمجة>شفرة المصدر الأخرى
تنزيل

مستودع حلول BITS HDL

مرحبًا بك في مستودع حلول HDL Bits ! تمسك أثناء حل مشاكل بت HDL. هذه المساحة مخصصة لمشاركة الحلول للتمارين على موقع BITs HDL.

جدول المحتويات؟

  • هيكل المستودع
  • حول أجزاء HDL
  • الاستخدام
  • اتصال

هيكل المستودع

تم تنظيم المستودع لجعل من السهل التنقل والعثور على الحلول التي تحتاجها:

مهم

1. البدء ؟؟
  • 1.1. الخطوة الأولى
  • 1.2. صفر
2. لغة فيريلوغ ؟؟
  • 2.1. أساسي ؟
    • 2.1.1. سلك بسيط
    • 2.1.2. أربعة أسلاك
    • 2.1.3. العاكس
    • 2.1.4. و GATE
    • 2.1.5. ولا بوابة
    • 2.1.6. بوابة Xnor
    • 2.1.7. إعلان الأسلاك
    • 2.1.8. 7458 رقاقة
  • 2.2. المتجهات ؟
    • 2.2.1. ناقل
    • 2.2.2. ناقلات 1
    • 2.2.3. المتجه 2
    • 2.2.4. بوابات المتجهات
    • 2.2.5. بوابة 4
    • 2.2.6. المتجهات 3
    • 2.2.7. ناقلات العكس
    • 2.2.8. المتجهات 4
    • 2.2.9. المتجهات 5
  • 2.3. وحدات التسلسل الهرمي ؟
    • 2.3.1. الوحدة النمطية
    • 2.3.2. الوحدة النمطية
    • 2.3.3. اسم الوحدة النمطية
    • 2.3.4. الوحدة النمطية
    • 2.3.5. الوحدة النمطية
    • 2.3.6. adder 1
    • 2.3.7. adder 2
    • 2.3.8. حمل أفعى تحديد
    • 2.3.9. adder نائب الرئيس طرح
  • 2.4. إجراءات ؟
    • 2.4.1. حظر دائمًا - توافق
    • 2.4.2. حظر دائمًا - مسجل
    • 2.4.3. إذا كان البيان
    • 2.4.4. إذا كان مزلاج
    • 2.4.5. بيان الحالة
    • 2.4.6. تشفير الأولوية
    • 2.4.7. تشفير مع Casez
    • 2.4.8. تجنب المزلاج
  • 2.5. المزيد من ميزة Verilog ؟
    • 2.5.1. مشغلات الغرام الشرطية
    • 2.5.2. مشغلي التخفيض
    • 2.5.3. تخفيض- حتى بوابات أوسع
    • 2.5.4. لانعكاس ناقلات الحلقة
    • 2.5.5. لعدد سكان الحلقة
    • 2.5.6. توليد- ل Adder حلقة
    • 2.5.7. توليد- للحلقة BCD Adder
3. الدوائر ؟؟
  • 3.1. المنطق التوافقي ؟
    • 3.1.1 البوابات الأساسية ؟
      • 3.1.1.1. سلك
      • 3.1.1.2. أرضي
      • 3.1.1.3. ولا بوابة
      • 3.1.1.4. بوابة أخرى
      • 3.1.1.5. بوابات
      • 3.1.1.6. المزيد من بوابة المنطق
      • 3.1.1.7. 7420 رقاقة
      • 3.1.1.8. جدول الحقيقة
      • 3.1.1.9. اثنين بت المساواة
      • 3.1.1.10. عينة دائرة أ
      • 3.1.1.11. عينة دائرة ب
      • 3.1.1.12. الجمع بين A و B.
      • 3.1.1.13. رنين أم يهتز؟
      • 3.1.1.14. ترموستات
      • 3.1.1.15. عداد السكان
      • 3.1.1.16. بوابة ومتجه
      • 3.1.1.17. حتى متجه أطول
    • 3.1.2 مضاعفة ؟
      • 3.1.2.1. 2 إلى 1 مضاعفة
      • 3.1.2.2. 2 إلى 1 حافلة مضاعفة الحافلة
      • 3.1.2.3. 9 إلى 1 مضاعفة
      • 3.1.2.4. 256 إلى 1 MUX
      • 3.1.2.5. 256 إلى 1 4 بت موكس
    • 3.1.3 الدوائر الحسبية ؟
      • 3.1.3.1. نصف أفعى
      • 3.1.3.2. أفعى كاملة
      • 3.1.3.3. 3 بت الأفعى الثنائية
      • 3.1.3.4. أفعى
      • 3.1.3.5. إضافة الإضافة الموقعة
      • 3.1.3.6. 100 بت الأفعى الثنائية
      • 3.1.3.7. 4 بت BCD Adder
    • 3.1.4 K-MABS إلى الدائرة ؟
      • 3.1.4.1. 3 متغير
      • 3.1.4.2. 4 متغير 1
      • 3.1.4.3. 4 متغير 2
      • 3.1.4.4. 4 variavle 3
      • 3.1.4.5. الحد الأدنى SOP و POS
      • 3.1.4.6. K-Map 1
      • 3.1.4.7. K-Map 2
      • 3.1.4.8. تم تنفيذ K-Map مع MUX
  • 3.2. منطق متسلسل ؟
    • 3.2.1 المزالج و flip-flops ؟
      • 3.2.1.1. D Flip-Flop
      • 3.2.1.2. د الفليب
      • 3.2.1.3. DFF مع إعادة ضبط
      • 3.2.1.4. DFF مع قيمة إعادة التعيين
      • 3.2.1.5. DFF مع إعادة تعيين غير متزامن
      • 3.2.1.6. DFF مع تمكين
      • 3.2.1.7. د المزلاج
      • 3.2.1.8. DFF 1
      • 3.2.1.9. DFF 2
      • 3.2.1.10. DFF + بوابة
      • 3.2.1.11. Mux + DFF 1
      • 3.2.1.12. Mux + DFF 2
      • 3.2.1.13. DFF والبوابات
      • 3.2.1.14. دائرة من جدول الحقيقة
      • 3.2.1.15. اكتشف الحافة
      • 3.2.1.16. اكتشف كل من الحافة
      • 3.2.1.17. سجل التقاط الحافة
      • 3.2.1.18. حافة مزدوجة تسبب في الوجه
    • 3.2.2 عدادات ؟
      • 3.2.2.1. عداد أربعة بت
      • 3.2.2.2. عداد العقد
      • 3.2.2.3. العقد العقد مرة أخرى
      • 3.2.2.4. عداد بطيء العقد
      • 3.2.2.5. العداد 1-12
      • 3.2.2.6. عداد 1000
      • 3.2.2.7. 4 أرقام العلامة العشرية
      • 3.2.2.8. الساعة 12 ساعة
    • 3.2.3 سجلات التحول ؟
      • 3.2.3.1 سجل التحول 4 بت
      • 3.2.3.2 دوران الأيمن الأيسر
      • 3.2.3.3 التحول الحسابي الأيسر اليسرى بحلول 1 أو 8
      • 3.2.3.4 5 بت LFSR
      • 3.2.3.5 3 بت LFSR
      • 3.2.3.6 32 بت LFSR
      • 3.2.3.7 سجل التحول 1
      • 3.2.3.8 سجل التحول 2
      • 3.2.3.9 3 إدخال LUT
    • 3.2.4 المزيد من الدوائر ؟
      • 3.2.4.1. القاعدة 90
      • 3.2.4.2. القاعدة 110
      • 3.2.4.3. Conways Game of Life 16x6
    • 3.2.5 آلات الدولة المحدودة ؟
      • 3.2.5.1. FSM 1 بسيط (إعادة تعيين Async)
      • 3.2.5.2. FSM 1 بسيط (إعادة تعيين SYNC)
      • 3.2.5.3. FSM 2 بسيط (إعادة تعيين Async)
      • 3.2.5.4. FSM 2 بسيط (إعادة تعيين SYNC)
      • 3.2.5.5. انتقال الدولة البسيطة 3
      • 3.2.5.6. واحد الساخنة FSM
      • 3.2.5.7. FSM 3 البسيط (إعادة تعيين Async)
      • 3.2.5.8. FSM 3 البسيط (إعادة تعيين Sync)
      • 3.2.5.9. تصميم Moore FSM
      • 3.2.5.10. Lemming 1
      • 3.2.5.11. Lemming 2
      • 3.2.5.12. Lemming 3
      • 3.2.5.13. Lemming 4
      • 3.2.5.14. واحد الساخنة FSM
      • 3.2.5.15. PS2 Packet Parser
      • 3.2.5.16. PS2 Packet Parser و Datapath
      • 3.2.5.17
      • 3.2.5.18
      • 3.2.5.19
      • 3.2.5.20
      • 3.2.5.21
      • 3.2.5.22
      • 3.2.5.23
      • 3.2.5.24
  • 3.3. بناء دائرة أكبر ؟
    • 3.3.1.
4
  • 4.1
    • 4.1.1
  • 4.2
    • 4.2.1

حول أجزاء HDL؟

HDL Bits هو موقع ويب يحتوي على مجموعة من تمارين تصميم الدوائر الصغيرة لممارسة تصميم الأجهزة الرقمية باستخدام لغة الوصف في Verilog (HDL). تتراوح التمارين من مشاكل على غرار البرنامج التعليمي للمبتدئين إلى المهام التي تم تحديها بشكل متزايد التي تختبر وتحسين مهارات تصميم الدوائر الخاصة بك. كل مشكلة تتطلب منك تصميم دائرة صغيرة في Verilog. يمنحك HDLBits ملاحظات فورية على وحدة الدائرة التي ترسلها. يتم فحص دائرتك للحصول على صحة من خلال محاكاة مجموعة من متجهات الاختبار ومقارنتها بحلنا المرجعي.

كيفية استخدام hdlbits ▶

  1. استخدم أي متصفح وانتقل إلى موقع HDLBits.
  2. اختر مشكلة: تصفح مجموعة المشكلة أو انتقل إلى المشكلة الأولى.
  3. اكتب حل في Verilog.
  4. إرسال ومحاكاة وتصحيح إذا لزم الأمر

إذا كنت ترغب في تتبع تقدمك أو الانتقال إلى متصفح آخر ، فقم بإنشاء اسم مستخدم وكلمة مرور حتى تتمكن من تسجيل الدخول من مكان آخر.

الاستخدام

كيف تجد الحلول؟

انتقل إلى مشاكل من Repository Structure واختيار الدليل المطلوب لإيجاد حلول لتمارين أجزاء HDL محددة. قد يحتوي كل دليل تحدي على:

  • problem_statement.md : بيان المشكلة الأصلي.
  • solution_verilog.v : حل مكتوب في Verilog.
  • output_wavwform.png : شكل موجة محاكاة النتيجة.
  • testbench.sv : Testbench للتحقق من الحل.

اتصال ؟

هل لديك أسئلة أو اقتراحات أو ملاحظات أو تجد شيئًا خاطئًا هنا؟ نود أن نسمع منك! تواصل في ....

يوسع
معلومات إضافية
تطبيقات ذات صلة
نوصي لك
أخبار ذات صلة الكل