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ICE40パワーテスト

この演習の目標は、Powerの観点から、ICE40 FPGAのさまざまなトレードオフが何であるかを理解することです。これにより、FPGAを使用するバッテリー駆動のデバイスを設計し、バッテリー寿命を推定し、設計時間ガイダンスも提供できます。

設定

• 使用されるハードウェアは、格子からのICE40ブレイクアウトボードです。このボードは、FPGAのすべてのパワーレールを破壊するため、選択されました。
• UpduinoのPCFファイルを同一で使用しました。
• 絶対に素晴らしいIcestorm Toolchainは、非常に高速でスクリプト可能として使用されていました。ベンダーの放射ツールチェーンからの同等の結果が期待されます。
• 各レールの電流は、Joulescope JS110を使用して測定されました。
• おもちゃの数学の例が提供され、2つの8ビットカウンターが乗算され、すべてのクロックサイクルで16ビットの結果が得られます。

結果

注：テーブル内のすべての電流はUAにあります。

説明	PLL（1.219V）	銀行0（3.283V）	銀行1（3.283V）	銀行2（3.283V）	コア（1.219V）
構成されていない	4.4	1.29	1552	1.5	381.6
リセット	4.4	1.29	82.9	1.5	188.3
空白のデザイン	4.1	1.3	3.4	1.5	85.6
外部12 MHz + 28ビットカウンター（32 LC）	4.1	1.3	3.4	1.5	613.5
外部12 MHz + 28*2ビットカウンター（60 LC）	4.1	1.3	3.4	1.5	616.65
外部12 MHz + 28*4ビットカウンター（116 LC）	4.1	1.3	3.4	1.5	624.2
外部12 MHz + 28*8ビットカウンター（228 LC）	4.1	1.3	3.4	1.5	641.3
HFOSC（48 MHz） + 24ビットカウンター（28 lc's）	4.1	3.76	3.4	1.5	2184
HFOSC（24 MHz） + 24ビットカウンター（28 LC）	4.1	3.76	3.4	1.5	1162
HFOSC（12 MHz） + 24ビットカウンター（28 LC）	4.1	3.76	3.4	1.5	645
HFOSC（6 MHz） + 24ビットカウンター（28 LC）	4.1	3.76	3.4	1.5	388.4
LFOSC（10 kHz） + 24ビットカウンター（28 LC）	4.4	3.76	3.4	1.5	96.3
外部停止時計（0 kHz） + 24ビットカウンター（28 lc's）	4.4	3.76	3.4	1.5	92.1
HFOSC（12 MHz） + Math（DSPなし） + 24ビットカウンター（208 LC）	4.1	3.76	3.4	1.5	996
HFOSC（12 MHz） + Math（1 DSP） + 24ビットカウンター（72 LC）	4.1	3.76	3.4	1.5	882
HFOSC + RGB（48 MHzクロック）	4.4	321.9	3.4	1.5	2195
PLL（12MHz IN、16MHz出力）	138.6	1.29	3.42	1.4	1419
PLL（12MHz in、32MHz出力）	138.9	1.29	3.42	1.4	2029
PLL（12MHz IN、48MHz出力）	103.6	1.29	3.42	1.4	2573

観察

• Done LED接続は150UAを取ります！これを最低の電力のために外します。
• RGBドライバーは約280UAを取り、CurrenまたはRgbledenをゼロに設定し、この電流を完全にドロップします。
• FPGAをリセットに保持するか、未構築のままにしておくと、実際の低電力設計でプログラムされている場合よりも多くのパワーが消費されます。
• 入力でプルアップ抵抗を有効にしても、消費電力はまったく変わりませんでした。これは、IOがあまり干渉を受けていないためになる可能性があります。この状態でIOに触れると、電力が上がります。
• 数学をDSPスライスにマッピングすることは、パワーの観点から理にかなっています。上記のおもちゃの例では、約110UAを節約します。
• 最小機能FPGA（10kHz、24ビットカウンター）は、わずか4.4 1.219 + 3.76 3.3 + 3.4 3.3 + 1.5 3.3 + 96.3*1.219 = 151UWを消費できます。このような低クロックレートでの消費電力は、設計サイズの増加では大幅に変化しません（1536幅のカウンターにより、コア電流が3UA増加します）。これは、クロックを長期間10kHzに落とすことができるシステムで使用すると、FPGAが非常にうまく機能することを意味します。 10kHzクロックにより、FPGAは割り込みに応答し、より速いクロックに切り替えることができます。あるいは、停止したクロックテストで示されるように、外部クロックで提供される場合、このFPGAでもクロックを完全に停止できます。

ブートアップ

低電力10kHzデザインでプログラムされたフラッシュのFPGAブーツ。 FPGAは、Flashから自分自身を構成し、以下に示すようにコアとSPIフラッシュバンク（銀行1）に電力を供給します。総エネルギー消費数とブート時間は、FPGAの電力を供給し、電力節約のためにまれに起動する必要があるアプリケーションにとって重要です。以下のプロットに示すように、フラッシュからの起動は約46nhのエネルギーを消費し、最初から最後まで約70ミリ秒かかります。これには、フラッシュチップ電源消費が含まれていないことに注意してください！

サンプルの低電力設計

わかりました、素晴らしい、今、私たちは測定値を持っているので、それを使うことができないなら、それは何が良いでしょう！おもちゃのデザインから始めましょう。

要件

• 遅い時計は、FPGAが外部割り込みに応答できる低速10kHzであることです
• 50msで目を覚まして、数秒ごとに有用な作業を行うために、「ワーカーデザイン」は、割り込みに応答する必要がある場合に備えて、10kHzで走り続けることができます。
• 目を覚ましているときは、48MHzの時計で作業します

デザイン

明らかに、眠っているときにFPGAの時計をゲートする必要があります。 10kHzと48MHzの間に設計を切り替えるには、2つのクロック間を多重化するときに時計のグリッチを避けるために特別な注意が必要です。グリッチフリークロックMuxは、これをきれいに行う非常に標準的なコンポーネントです。

10kHz発振器は、GFCMだけでなく、クロックを作業を行うデザインに切り替えるタイムキーパーにも供給されます。タイムキーパーは、3.2秒ごとに50msのクロックレートが高いことを選択する単純なカウンターです。

この場合、作業を行うデザインは、単純なLEDブリンカーであり、非常に複雑なものに置き換えることができます。

デザインを証明し、バグを取り除くために、簡単なテストベンチが使用されました...

結果

フルデザインは、62 LC、3 SB_GB、1 LF_OSC、1 HF_OSC、およびRGBドライバーを消費します。 Core Power RailでのFPGAの現在の消費量を示しています。ご覧のとおり、これは目標を達成したようです！

• コアレールの電源のみが測定されます
• 135UA電流ベースラインは、測定されたテーブルの電流よりもはるかに高くなっています。これが何に起因するのかは明らかではありません。
• デューティサイクリングは機能します！ピーク電流は2MAで、ベースラインパワーは約135UA、平均は現在のメーターで測定されているように162UAです。
• 出力が選択されていないときに、135UAベースラインに到達するには、高周波発振器を無効にする必要がありました。これが行われない場合、選択したクロックが10kHzの場合、ベースラインは約630UAで大幅に高くなります。

将来の仕事

• BRAM対レジスタにマッピングするときは、電源をチェックしてください
• 電圧を備えたIO銀行の電力消費と既知の荷重の駆動
• 現在の変動と温度
• 他にアイデアはありますか？