DRAM Voltage Study

Charakterisierungsergebnisse moderner DRAM-Geräte unter reduziertem Spannungsbetrieb

Charakterisierungsdaten, die auf 31 DDR3L (Niedrigspannungs-) SO-DIMMS erfasst wurden, die zwischen 2015 und 2016 hergestellt wurden. Sie können den Hintergrund und die Analyse der Daten in unseren Sigmetrie-17/Pomacs'17-Papier "Verständnis" Verständnis der reduzierten Spannung in modernen Dram-Chips: Charakterisierung, Analyse und Mechanismen "finden. Die Arxiv-Version (Zwei-Spaltn-Format) ist auch hier durchschnittlich.

Charakterisierung_Results

Dieser Ordner enthält die aus unseren Experimenten gesammelten Datenpunkte.

dimm_faulty_cachelines_out.csv

Der Anteil der Cache -Linien, die mindestens ein Bit Fehler (dh Bit Flip) in jedem DIMM über einen weiten Spannungspegel beobachten. Die Analyse erfolgt in Abschnitt 4.1 des Papiers.

räumlich_lokalität

Räumliche Lokalität von spannungsbedingten Fehlern. Die Analyse erfolgt in Abschnitt 4.3 des Papiers.

retention_time_profile.csv

Das Retentionszeitprofil von DDR3L-SO-DIMMS unter verschiedenen Spannungsniveaus. Die Analyse erfolgt in Abschnitt 4.6 des Papiers.

SPICE_CIRCUIT_MODEL

Dieser Ordner enthält das Gewürzmodell eines DRAM -Arrays. Das für die Simulation verwendete Tool ist LTSPICE. Die Analyse erfolgt in Abschnitt 4.2 und die Modellbeschreibung befindet sich in Anhang C des Papiers.