DRAM Voltage Study

ผลลัพธ์การจำแนกลักษณะของอุปกรณ์ DRAM ที่ทันสมัยภายใต้การทำงานลดแรงดันไฟฟ้า

ข้อมูลการจำแนกลักษณะที่รวบรวมเมื่อ 31 DDR3L (แรงดันไฟฟ้าต่ำ) SO-DIMMs ที่ผลิตระหว่างปี 2558 ถึง 2559 คุณสามารถค้นหาพื้นหลังและการวิเคราะห์ข้อมูลใน Sigmetrics'17/Pomacs'17 กระดาษ "การทำความเข้าใจการทำงานของแรงดันไฟฟ้าที่ลดลงในชิป DRAM ที่ทันสมัยการวิเคราะห์และกลไก" เวอร์ชัน arxiv (รูปแบบสองคอลัมน์) ยังสามารถใช้งานได้ที่นี่

การจำแนกลักษณะ _results

โฟลเดอร์นี้มีจุดข้อมูลที่รวบรวมจากการทดลองของเรา

dimm_faulty_cachelines_out.csv

สัดส่วนของสายแคชที่สังเกตเห็นข้อผิดพลาดอย่างน้อยหนึ่งบิต (เช่นบิตพลิก) ในแต่ละ DIMM ในระดับแรงดันไฟฟ้าที่หลากหลาย การวิเคราะห์อยู่ในส่วนที่ 4.1 ของกระดาษ

spatial_locality

พื้นที่เชิงพื้นที่ของข้อผิดพลาดที่เกิดจากแรงดันไฟฟ้า การวิเคราะห์อยู่ในส่วนที่ 4.3 ของกระดาษ

retention_time_profile.csv

โปรไฟล์เวลาการเก็บรักษาของ DDR3L SO-DIMMS ภายใต้ระดับแรงดันไฟฟ้าที่แตกต่างกัน การวิเคราะห์อยู่ในส่วนที่ 4.6 ของกระดาษ

Spice_circuit_model

โฟลเดอร์นี้มีโมเดลเครื่องเทศของอาร์เรย์ DRAM เครื่องมือที่ใช้สำหรับการจำลองคือ LTSPICE การวิเคราะห์อยู่ในส่วนที่ 4.2 และคำอธิบายแบบจำลองอยู่ในภาคผนวก C ของกระดาษ