DRAM Voltage Study

Resultados de caracterización de dispositivos DRAM modernos en operación de voltaje reducido

Datos de caracterización recopilados en 31 DDR3L (bajo voltaje) Los SO-Dimms fabricados entre 2015 y 2016. Puede encontrar los antecedentes y el análisis de los datos en nuestro artículo Sigmetrics'17/Pomacs'17 "Comprensión de la operación de voltaje reducido en los chips de DRAM modernos: caracterización, análisis y mecanismos". La versión ARXIV (formato de dos columnas) también es disponible aquí.

caracterización_results

Esta carpeta contiene los puntos de datos recopilados de nuestros experimentos.

dimm_faulty_cachelines_out.csv

La fracción de líneas de caché que observan al menos un bit de error (es decir, flip) en cada DIMM en un amplio rango de niveles de voltaje. El análisis se encuentra en la Sección 4.1 del documento.

espacial_localidad

Localidad espacial de errores inducidos por voltaje. El análisis se encuentra en la sección 4.3 del documento.

retención_time_profile.csv

El perfil de tiempo de retención de DDR3L SO se divide bajo diferentes niveles de voltaje. El análisis se encuentra en la sección 4.6 del documento.

Spice_circuit_model

Esta carpeta contiene el modelo de especias de una matriz DRAM. La herramienta utilizada para la simulación es LTSpice. El análisis se encuentra en la Sección 4.2, y la descripción del modelo está en el Apéndice C del documento.