DRAM Voltage Study

Karakterisasi Hasil Perangkat DRAM modern di bawah operasi tegangan berkurang

Data karakterisasi yang dikumpulkan pada 31 DDR3L (tegangan rendah) SOMMS yang diproduksi antara 2015 dan 2016. Anda dapat menemukan latar belakang dan analisis pada data dalam Sigmetrics'17/pomacs'17 makalah "kami memahami operasi tegangan berkurang dalam chip DRAM modern: Karakterisasi, analisis, dan mekanisme". Versi ARXIV (format dua kolom) juga tersedia di sini.

Karakterisasi_Results

Folder ini berisi titik data yang dikumpulkan dari percobaan kami.

DIMM_FAULTY_CACHELINES_OUT.CSV

Fraksi garis cache yang mengamati setidaknya satu bit kesalahan (yaitu, bit flip) di setiap dimm di berbagai level tegangan. Analisis ada di bagian 4.1 dari makalah ini.

spatial_locality

Lokalitas spasial kesalahan yang diinduksi tegangan. Analisis ada di bagian 4.3 dari makalah ini.

retention_time_profile.csv

Profil waktu retensi DDR3L SOMS di bawah level tegangan yang berbeda. Analisis ada di bagian 4.6 dari makalah ini.

Spice_circuit_model

Folder ini berisi model rempah -rempah dari array DRAM. Alat yang digunakan untuk simulasi adalah LTSPICE. Analisis ini ada di Bagian 4.2, dan deskripsi model dalam Lampiran C dari makalah ini.