DRAM Voltage Study

Resultados de caracterização de dispositivos DRAM modernos em operação de tensão reduzida

Dados de caracterização coletados em 31 DDR3L (baixa tensão) SO-DIMMs fabricados entre 2015 e 2016. Você pode encontrar o plano de fundo e a análise sobre os dados em nossa Sigmetrics'17/POMACS'17 Artigo "Compreendendo a operação de tensão reduzida em chips modernos de dram: caracterização, análise e mecanismos". A versão arxiv (formato de duas colunas) também é avável aqui.

Caracterização_results

Esta pasta contém os pontos de dados coletados de nossos experimentos.

Dimm_faulty_cachelines_out.csv

A fração de linhas de cache observando pelo menos um pouco de erro (ou seja, bit giro) em cada DIMM em uma ampla gama de níveis de tensão. A análise está na seção 4.1 do artigo.

Spatial_locality

Localidade espacial de erros induzidos por tensão. A análise está na seção 4.3 do artigo.

retention_time_profile.csv

O perfil de tempo de retenção dos SO-DIMMs DDR3L sob diferentes níveis de tensão. A análise está na seção 4.6 do artigo.

Spice_circuit_model

Esta pasta contém o modelo de especiarias de uma matriz DRAM. A ferramenta usada para simulação é LTSPICE. A análise está na Seção 4.2 e a descrição do modelo está no Apêndice C do artigo.