DRAM Voltage Study

Résultats de caractérisation des dispositifs DRAM modernes sous une opération de tension réduite

Données de caractérisation collectées sur 31 DDR3L (basse tension) SO-DIMMS fabriqués entre 2015 et 2016. Vous pouvez trouver l'arrière-plan et l'analyse sur les données de notre article Sigmetrics'17 / POMACS'17 "Comprendre le fonctionnement de la tension réduite dans les puces DRAM modernes: caractérisation, analyse et mécanismes". La version ArXIV (format à deux colonnes) est également avaiable ici.

caractérisation_results

Ce dossier contient les points de données collectés à partir de nos expériences.

DIMM_FALTY_CACHELINES_OUT.CSV

La fraction des lignes de cache observant au moins un peu d'erreur (c'est-à-dire un bit flip) dans chaque dimm à travers une large gamme de niveaux de tension. L'analyse est dans la section 4.1 du document.

spatial_localité

Localité spatiale des erreurs induites par la tension. L'analyse est dans la section 4.3 du document.

rétention_time_profile.csv

Le profil de temps de rétention de DDR3L SO-DIMMS sous différents niveaux de tension. L'analyse se trouve dans la section 4.6 du document.

SPICE_CIRCUIT_MODEL

Ce dossier contient le modèle d'épices d'un tableau DRAM. L'outil utilisé pour la simulation est LTSpice. L'analyse se trouve dans la section 4.2, et la description du modèle se situe à l'annexe C de l'article.