DRAM Voltage Study

감소 된 전압 작동 하에서 현대 DRAM 장치의 특성화 결과

2015 년과 2016 년 사이에 제조 된 31 DDR3L (저전압) SO-DIMM에서 수집 된 특성화 데이터. SIGMetrics'17/POMACS'17 논문의 데이터에 대한 배경 및 분석을 찾을 수 있습니다. ARXIV 버전 (2 열 형식)도 여기에서 유발할 수 있습니다.

특성화 _results

이 폴더에는 실험에서 수집 된 데이터 포인트가 포함되어 있습니다.

dimm_faulty_cachelines_out.csv

캐시 라인의 분획은 광범위한 전압 레벨에 걸쳐 각 DIMM에서 적어도 1 개의 오류 (즉, 비트 플립)를 관찰합니다. 분석은 논문의 4.1 절에 있습니다.

Spatial_locality

전압 유발 오차의 공간 위치. 분석은 논문의 4.3 절에 있습니다.

rendention_time_profile.csv

다른 전압 레벨에서 DDR3L 소소한 imms의 보유 시간 프로파일. 분석은 논문의 4.6 절에 있습니다.

spice_circuit_model

이 폴더에는 DRAM 배열의 향신료 모델이 포함되어 있습니다. 시뮬레이션에 사용되는 도구는 LTSPICE입니다. 분석은 4.2 절에 있으며 모델 설명은 논문의 부록 C에 있습니다.