a2o

A2o

Aktueller Status

• Im Moment ist /rel das Original und /Dev hat Aktualisierungen:

  • Kompiliert mit Verilator, Iverilog, Yosys
  • Fährt eine einfache Version des Kernel/BIOS/Random-Tests mit CoCOTB (A2L2-Schnittstelle, die teilweise in Python implementiert) und Verilog-Kernverschiebungen (A2L2 <-> MEM/WB-Schnittstellen)) und Veränderungen) ausgeführt werden.
  • Wrapper konvertiert eine A2L2 -Schnittstelle in MEM- und Wishbone -Schnittstellen
  • Verilator läuft jetzt mit A2O_Litex und Litex Soc
  • Verilator & Litex -Software Build Build für 32BE, sieht jedoch nach Problem mit printf %d aus
  • Verilator & Litex -Software Build Build für 64le mit den gleichen Printf -Fehlern

Zu tun

• Fahren Sie mit Cocotb -Tests fort
• Experimentieren Sie mit Parametern, um kleinere Versionen für OpenLane zu erstellen

Originalveröffentlichung

Das Projekt

Dies ist die Veröffentlichung des A2O Power Processor Core RTL und der zugehörigen FPGA-Implementierung (unter Verwendung von ADM-PCIE-9V3 FPGA).

Weitere Informationen finden Sie in Projektinformationen.

Der Kern

Der A2O-Kern wurde erstellt, um die Leistung der Single-Thread-Leistung zu optimieren, und zielte in einer 45-nm-Technologie mit einer 3+ GHz an.

Es handelt sich um eine 27 FO4-Implementierung, mit einer ausdrückenden Pipeline, die 1 oder 2 Fäden unterstützt. Es unterstützt Power ISA 2.07 mit Buch III-E. Der Kern wurde auch entwickelt, um steckbare Implementierungen von MMU- und AXU -Logik -Makros zu unterstützen. Dies beinhaltet die Beseitigung der MMU und die Verwendung von ERAT-Nur-Modus zur Übersetzung/zum Schutz.

Die Geschichte

Das A2O-Design war ein Follow-On-On-A2I, das in Verilog geschrieben wurde und eine niedrigere Threadzahl als A2I unterstützte, aber eine höhere Leistung pro Thread unter Verwendung der Ausführung außerhalb der Bestellung (Register-Umbenennung, Reservierungsstationen, Abschlusspuffer) und eine Store-Warteschlange.

Die externe A2L2 -Grenzfläche ist für die beiden Kerne weitgehend gleich.

FPGA -Implementierungsnotizen

1. Es gibt viele Knöpfe für die Optimierung der Generationsparameter. Es wurde nur sehr wenig Experimente durchgeführt, um zu testen, ob sie funktionieren, oder die Auswirkungen auf den Bereich usw.
2. Bisher wurde nur eine Thread-Erzeugung durchgeführt. Die verwendete FPGA hat eine sehr hohe Auslastung mit einem Thread.
3. A2I verwendete CLK_1X und CLK_2X (für einige der speziellen Arrays), aber A2O verwendet auch CLK_4X. Dies (und möglicherweise zusammen mit der Gebietsstaus) führte dazu, dass das CLK_1X auf 50 MHz wechselte, um den Zeitpunkt zu verringern (sowohl ein Setup als auch die Haltefehlungen).

Technologieskalierung

Ein Vergleich des Designs in Original-Technologie und skaliert auf 7 nm (SMT2, Festpunkt, No MMU):

	Freq	PWR	Freq -Sortierung	PWR -Sortierung	Bereich	VDD
45nm	2,30 GHz	1,49 w			4,90 mm 2	0,97 V
7nm	3,90 GHz	0,79 w	4.17 GHz	0,85 w	0,31 mm 2	1.1 V
7nm	3,75 GHz	0,63 w	4,03 GHz	0,67 w	0,31 mm 2	1,0 V
7nm	3,55 GHz	0,49 w	3,87 GHz	0,52 w	0,31 mm 2	0,9 v
7nm	3,07 GHz	0,32 w	3,60 GHz	0,38 w	0,31 mm 2	0,8 v
7nm	2,40 GHz	0,20 w	3.00 GHz	0,25 w	0,31 mm 2	0,7 V

Diese Schätzungen basieren auf einem Semikustom -Design in repräsentativen Gießereiprozessen (IBM 45nm/Samsung 7nm).

Komplize

Der A2O -Kern entspricht dem Power ISA 2.07 und benötigt Updates, um entweder mit Version 3.0c oder 3.1 zu konform zu sein. Power ISA 3.0c und 3.1 sind die beiden Power ISA -Versionen, die von IBM zur OpenPower Foundation beigetragen haben. Änderungen werden:

• Radix -Übersetzung
• OP -Updates, um nicht konforme zu beseitigen und fehlende Fehlern hinzuzufügen
• Verschiedene "Modus" und andere Änderungen, um die offene Spezifikation des Compliancy-Levels zu erfüllen (III-E muss in III geändert werden)

Verschiedenes

1. A2O wurde nicht als Produkt veröffentlicht; Die Dokumentation wurde von A2I abgeleitet, ist jedoch viel weniger vollständig als die A2I -Version. Die Dokumentation wurde nach Möglichkeit bearbeitet und aktualisiert, aber zweifellos bleiben Fehler in Bezug auf die RTL (insbesondere in der implementierungsspezifischen SPRS).

   Bitte verwenden Sie "Probleme", um Fehler zu melden.

Errata

1. Es gibt ein Problem, das durch Einstellen von LSUCR0.DFWD = 1 umgangen wird und die Größe der Ladenwarteschlange begrenzt (derzeit bei 4). Während es in direktem Zusammenhang mit der Weiterleitung zu sein scheint (L1 DC -Hit return 0 anstelle von Daten), musste die Store -Warteschlangengröße ebenfalls begrenzt sein.

   Zu diesem Zeitpunkt nicht debuggen; könnte mit:

   1. Parmherde schlechte Generation
   2. Schlechte Bearbeitung für Quell -Updates im Zusammenhang mit dem Kompilieren für Vivado
   3. ???