Por enquanto, /Rel é o original e /Dev tem atualizações:
Esta é a liberação do núcleo do processador de energia A2O e a implementação do FPGA associada (usando o ADM-PCIE-9V3 FPGA).
Veja as informações do projeto para obter detalhes.
O núcleo A2O foi criado para otimizar o desempenho de thread único e direcionado com mais de 3 GHz na tecnologia de 45nm.
É uma implementação de 27 FO4, com um pipeline fora de ordem que suporta 1 ou 2 threads. Ele suporta totalmente o Power ISA 2.07 usando o livro III-E. O núcleo também foi projetado para suportar implementações flashes das macros lógicas MMU e AXU. Isso inclui a eliminação do MMU e o uso do modo somente ERAT para tradução/proteção.
O design A2O foi um seguimento para A2I, escrito em Verilog, e apoiou uma contagem de roscas mais baixa que a A2I, mas um desempenho mais alto por thread, usando execução fora de ordem (renomeação de registro, estações de reserva, buffer de conclusão) e uma fila de lojas.
A interface externa A2L2 é amplamente a mesma para os dois núcleos.
Uma comparação do design na tecnologia original e dimensionada para 7nm (SMT2, ponto fixo, sem MMU):
| Freq | Pwr | Freq | PWR Classificação | Área | Vdd | |
|---|---|---|---|---|---|---|
| 45nm | 2,30 GHz | 1,49 w | 4,90 mm 2 | 0,97 v | ||
| 7nm | 3,90 GHz | 0,79 w | 4.17 GHz | 0,85 w | 0,31 mm 2 | 1.1 v |
| 7nm | 3,75 GHz | 0,63 w | 4.03 GHz | 0,67 w | 0,31 mm 2 | 1,0 v |
| 7nm | 3,55 GHz | 0,49 w | 3,87 GHz | 0,52 w | 0,31 mm 2 | 0,9 v |
| 7nm | 3,07 GHz | 0,32 w | 3,60 GHz | 0,38 w | 0,31 mm 2 | 0,8 v |
| 7nm | 2,40 GHz | 0,20 w | 3,00 GHz | 0,25 w | 0,31 mm 2 | 0,7 v |
Essas estimativas são baseadas em um projeto semicustom em processos representativos de fundição (IBM 45NM/Samsung 7NM).
O núcleo A2O é compatível com o Power ISA 2.07 e precisará de atualizações para estar em conformidade com a versão 3.0c ou 3.1. O Power ISA 3.0C e 3.1 são as duas versões de Power ISA contribuíram para a OpenPower Foundation pela IBM. As mudanças incluirão:
A2O não foi lançado como produto; A documentação foi derivada do A2I, mas é muito menos completa que a versão A2I. A documentação foi editada e atualizada sempre que possível, mas, sem dúvida, permanecem erros em relação ao RTL (especialmente no SPRS específico da implementação).
Por favor, use 'problemas' para relatar erros.
Há um problema que está sendo contornado definindo LSUCR0.DFWD = 1 e limitando o tamanho da fila da loja (atualmente em 4). Embora pareça estar diretamente relacionado ao encaminhamento (L1 DC Hit Returns 0's em vez de dados), o tamanho da fila da loja também teve que ser limitado.
Não depurado neste momento; poderia estar relacionado a: