a2o

A2O

الوضع الحالي

• في الوقت الحالي ، /Rel هو التحديثات الأصلية و /Dev:

  • يجمع مع Verilator ، Iverilog ، Yosys
  • يقوم بتشغيل نسخة بسيطة من kernel/bios/اختبار عشوائي مع COCOTB (واجهة A2L2 التي تم تنفيذها جزئيًا في Python) وفيرلوج الأغلفة الأساسية (A2L2 <-> MEM/WB واجهات)
  • يقوم Wrapper بتحويل واجهة A2L2 إلى واجهات Mem و Wishbone
  • يعمل Verilator الآن مع A2O_LITEX و LITEX SOC
  • برنامج Verilator & Litex Building يعمل لصالح 32be ولكن يبدو وكأنه مشكلة مع printf ٪ د
  • برنامج Verilator & Litex Build Work for 64le مع نفس أخطاء printf

للقيام

• تابع اختبار COCOTB
• تجربة مع المعلمات لإنشاء إصدار (إصدار) أصغر لـ OpenLane

الإصدار الأصلي

المشروع

هذا هو إصدار A2O Power Processor Core RTL وتنفيذ FPGA المرتبط (باستخدام ADM-PCIE-9V3 FPGA).

انظر معلومات المشروع للحصول على التفاصيل.

النواة

تم إنشاء Core A2O لتحسين أداء الخيوط الواحدة ، واستهدف 3+ جيجاهرتز في تقنية 45nm.

إنه تطبيق 27 FO4 ، مع خط أنابيب خارج الترتيب يدعم مؤشر ترابط واحد أو 2. إنه يدعم بالكامل Power ISA 2.07 باستخدام الكتاب الثالث E. تم تصميم Core أيضًا لدعم التطبيقات القابلة للتجانس من وحدات الماكرو المنطقية MMU و AXU. ويشمل ذلك القضاء على MMU واستخدام وضع ERAT فقط للترجمة/الحماية.

التاريخ

كان تصميم A2O متابعًا لـ A2I ، مكتوبة في Verilog ، ودعم عدد مؤشرات ترابط أقل من A2I ، ولكن الأداء الأعلى لكل موضوع ، باستخدام التنفيذ خارج الترتيب (سجل إعادة تسمية ، محطات الحجز ، المخزن المؤقت للإكمال) وقائمة انتظار المتجر.

الواجهة الخارجية A2L2 هي نفسها إلى حد كبير بالنسبة إلى النوى.

ملاحظات تنفيذ FPGA

1. هناك الكثير من المقابض المتاحة للتبديل معلمات التوليد. تم إجراء القليل من التجريب لاختبار ما إذا كانت تعمل ، أو التأثيرات على المنطقة ، إلخ.
2. تم إجراء جيل واحد فقط حتى الآن. FPGA قيد الاستخدام له استخدام عالي للغاية مع موضوع واحد.
3. استخدم A2i CLK_1X و CLK_2X (لبعض المصفوفات الخاصة) ، ولكن A2O يستخدم أيضًا CLK_4X. أدى هذا (وربما إلى جانب احتقان المنطقة) إلى تغيير CLK_1X إلى 50 ميجا هرتز لتقليل ضغط التوقيت (كلا الإعداد والعقد).

تحجيم التكنولوجيا

مقارنة بين التصميم في التكنولوجيا الأصلية وقياسها إلى 7nm (SMT2 ، نقطة ثابتة ، لا MMU):

	التكرار	PWR	فرز التكرار	نوع PWR	منطقة	VDD
45 نانومتر	2.30 جيجا هرتز	1.49 ث			4.90 مم 2	0.97 v
7nm	3.90 جيجا هرتز	0.79 واط	4.17 جيجا هرتز	0.85 واط	0.31 مم 2	1.1 v
7nm	3.75 جيجا هرتز	0.63 واط	4.03 جيجا هرتز	0.67 واط	0.31 مم 2	1.0 v
7nm	3.55 جيجا هرتز	0.49 واط	3.87 جيجا هرتز	0.52 واط	0.31 مم 2	0.9 v
7nm	3.07 جيجا هرتز	0.32 واط	3.60 جيجا هرتز	0.38 واط	0.31 مم 2	0.8 v
7nm	2.40 جيجا هرتز	0.20 واط	3.00 جيجا هرتز	0.25 واط	0.31 مم 2	0.7 v

تستند هذه التقديرات إلى تصميم شبه مستمع في عمليات مسبك تمثيلية (IBM 45NM/Samsung 7NM).

التوافق

يتوافق A2O Core لسلطة ISA 2.07 وسيحتاج إلى تحديثات لتكون متوافقة مع أي من الإصدار 3.0C أو 3.1. Power ISA 3.0C و 3.1 هما نسختان Power ISA الذي ساهم في OpenPower Foundation بواسطة IBM. ستشمل التغييرات:

• ترجمة Radix
• تحديثات البروتوكول الاختياري ، للتخلص من تلك غير المتوافقة وإضافة تلك المفقودة المطلوبة لمستوى التوافق المعطى
• "الوضع" المختلفة والتغييرات الأخرى لتلبية مستوى التوافق المستهدف للمواصفات المفتوحة (يجب تغيير II-E إلى III)

متنوع

1. لم يتم إصدار A2O كمنتج ؛ تم اشتقاق الوثائق من A2I ولكنها أقل اكتمالًا من إصدار A2I. تم تحرير الوثائق وتحديثها حيثما أمكن ، ولكن بلا شك ، لا تزال هناك أخطاء في حصة RTL (خاصة على الأرجح في SPRS الخاصة بالتنفيذ).

   يرجى استخدام "المشكلات" للإبلاغ عن الأخطاء.

errata

1. هناك مشكلة يتم التحايل عليها من خلال تعيين LSUCR0.DFWD = 1 ، والحد من حجم قائمة انتظار المتجر (حاليًا في 4). على الرغم من أنه يبدو مرتبطًا مباشرةً بإعادة التوجيه (L1 DC HIT RETRSES 0 بدلاً من البيانات) ، إلا أن حجم قائمة انتظار المتجر يجب أن يكون محدودًا أيضًا.

   لم يتم تصحيحها في هذا الوقت ؛ يمكن أن يكون مرتبطًا بـ:

   1. جيل سيء بارم
   2. تحرير سيء لتحديثات المصدر المتعلقة بالتجميع لفيفادو
   3. ؟؟؟