a2o

A2O

현재 상태

• 지금은 /rel이 원본 및 /개발자입니다.

  • Verilator, Iverilog, Yosys와 함께 컴파일합니다
  • Cocotb (Python에서 부분적으로 구현 된 A2L2 인터페이스) 및 Verilog Core Wrappers (A2L2 <-> MEM/WB 인터페이스)를 사용하여 Kernel/BIOS/Random Test의 간단한 버전을 실행합니다.
  • 래퍼는 A2L2 인터페이스를 MEM 및 위시 본 인터페이스로 변환합니다
  • Verilator는 이제 A2O_LITEX 및 LITEX SOC로 실행됩니다
  • Verilator & Litex 소프트웨어 빌드 32be에서 작동하지만 printf %d의 문제처럼 보입니다.
  • Verilator & Litex Software 빌드는 동일한 printf 오류가있는 64le에서 작동합니다.

할 일

• Cocotb 테스트를 계속하십시오
• OpenLane 용 더 작은 버전을 생성하기 위해 매개 변수를 실험하십시오

원래 릴리스

프로젝트

이것은 A2O 전원 프로세서 코어 RTL 및 관련 FPGA 구현 (ADM-PCIE-9V3 FPGA 사용)의 출시입니다.

자세한 내용은 프로젝트 정보를 참조하십시오.

핵심

A2O 코어는 단일 스레드 성능을 최적화하기 위해 만들어졌으며 45nm 기술에서 3+ GHz를 대상으로했습니다.

1 또는 2 개의 스레드를 지원하는 27 개의 FO4 구현이며, 외부 파이프 라인이 있습니다. Book III-E를 사용하여 Power ISA 2.07을 완전히 지원합니다. 코어는 또한 MMU 및 AXU 로직 매크로의 플러그 가능한 구현을 지원하도록 설계되었습니다. 여기에는 MMU 제거 및 번역/보호를 위해 ERAT 전용 모드 사용이 포함됩니다.

역사

A2O 디자인은 A2I에 대한 후속 기능으로 Verilog로 작성되었으며 A2I보다 더 낮은 스레드 카운트를 지원했지만 스레드 당 더 높은 성능을 지원했습니다.

A2L2 외부 인터페이스는 두 코어에 대해 크게 동일합니다.

FPGA 구현 노트

1. 생성 매개 변수를 조정하는 데 사용할 수있는 많은 손잡이가 있습니다. 그들이 작동하는지 또는 지역에 미치는 영향 등을 테스트하기 위해 실험이 거의 수행되지 않았습니다.
2. 지금까지 단일 스레드 생성 만 수행되었습니다. 사용중인 FPGA는 하나의 스레드와 함께 활용도가 매우 높습니다.
3. A2i는 CLK_1X 및 CLK_2X (일부 특수 배열의 경우)를 사용했지만 A2O도 CLK_4X를 사용했습니다. 이 (그리고 아마도 지역 혼잡과 함께)는 타이밍 압력을 줄이기 위해 CLK_1X를 50MHz로 변경했습니다 (설정 및 고정 미스).

기술 스케일링

독창적 인 기술의 디자인 비교 및 7Nm (SMT2, 고정점, MMU 없음)으로 확장 : :

	freq	pwr	freq 정렬	pwr 정렬	영역	VDD
45nm	2.30 GHz	1.49 w			4.90 mm 2	0.97 v
7nm	3.90GHz	0.79 w	4.17 GHz	0.85 w	0.31 mm 2	1.1 v
7nm	3.75GHz	0.63 w	4.03GHz	0.67 w	0.31 mm 2	1.0 v
7nm	3.55 GHz	0.49 w	3.87 GHz	0.52 w	0.31 mm 2	0.9 v
7nm	3.07 GHz	0.32 w	3.60GHz	0.38 w	0.31 mm 2	0.8 v
7nm	2.40GHz	0.20 w	3.00 GHz	0.25 w	0.31 mm 2	0.7 v

이 추정치는 대표적인 파운드리 프로세스 (IBM 45NM/Samsung 7NM)의 준수 설계를 기반으로합니다.

준수

A2O 코어는 Power ISA 2.07을 준수하며 버전 3.0C 또는 3.1을 준수하려면 업데이트가 필요합니다. Power ISA 3.0C와 3.1은 IBM의 OpenPower Foundation에 기여한 두 Power ISA 버전입니다. 변경 사항은 다음과 같습니다.

• 래디 믹스 번역
• OP 업데이트, 비준수를 제거하고 주어진 준수 수준에 필요한 누락 된 것들을 추가합니다.
• Open Specification을 충족하기위한 다양한 '모드'및 기타 변경 사항이 적용 수준을 대상으로합니다 (III-E는 III로 변경해야합니다)

여러 가지 잡다한

1. A2O는 제품으로 출시되지 않았다; 문서는 A2I에서 파생되었지만 A2I 버전보다 훨씬 덜 완전합니다. 문서는 가능한 경우 편집 및 업데이트되었지만 의심 할 여지없이 RTL (특히 구현 별 SPR에서는 오류가 남아 있습니다).

   '문제'를 사용하여 오류를보고하십시오.

정오표

1. lsucr0.dfwd = 1을 설정하고 상점 대기열 크기 (현재 4)를 제한하여 우회하는 문제가 있습니다. 전달과 직접 관련이있는 것으로 보이지만 (데이터 대신 L1 DC 히트 리턴 0), 상점 대기열 크기도 제한되어 있어야했습니다.

   현재 디버깅되지 않습니다. 다음과 관련 될 수 있습니다.

   1. 나쁜 세대 파름
   2. Vivado 컴파일과 관련된 소스 업데이트에 대한 잘못된 편집
   3. ?