a2o

A2O

État actuel

• Pour l'instant, / rel est l'original et / dev a des mises à jour:

  • Compiles avec Verilator, Iverilog, Yosys
  • Exécute une version simple du noyau / BIOS / test aléatoire avec COCOTB (interface A2L2 partiellement implémentée en Python) et Verilog Core Wrappers (A2L2 <-> MEM / WB Interfaces)
  • Le wrapper convertit l'interface A2L2 en interfaces MEM et Wishbone
  • Vérilateur s'exécute désormais avec A2O_litex et Litex Soc
  • La construction du logiciel Verilator & Litex fonctionne pour 32BE mais ressemble à un problème avec printf% D
  • La construction du logiciel Verilator & Litex fonctionne pour 64LE avec les mêmes erreurs printf

Faire

• Continuez avec les tests COCOTB
• Expérimentez avec des paramètres pour créer des version plus petite pour OpenLane

Version originale

Le projet

Il s'agit de la publication de la Core RTL du processeur A2O et de l'implémentation FPGA associée (en utilisant ADM-PCIE-9V3 FPGA).

Voir les informations du projet pour plus de détails.

Le noyau

Le noyau A2O a été créé pour optimiser les performances à fil unique et ciblé 3+ GHz dans la technologie 45 nm.

Il s'agit d'une implémentation 27 FO4, avec un pipeline hors commande prenant en charge 1 ou 2 threads. Il prend en charge Power ISA 2.07 en utilisant le livre III-E. Le noyau a également été conçu pour prendre en charge les implémentations enfichables des macros logiques MMU et AXU. Cela comprend l'élimination du MMU et l'utilisation du mode Erat uniquement pour la traduction / la protection.

L'histoire

La conception A2O était un suivi de A2I, écrit en Verilog, et a pris en charge un nombre de threads inférieur à A2I, mais des performances plus élevées par fil, en utilisant l'exécution hors service (enregistrement de renommage, stations de réservation, tampon d'achèvement) et une file d'attente de magasin.

L'interface externe A2L2 est largement la même pour les deux noyaux.

Notes d'implémentation FPGA

1. Il existe de nombreux boutons disponibles pour peaufiner les paramètres de génération. Très peu d'expérimentation a été effectuée pour tester s'ils fonctionnent ou les effets sur la zone, etc.
2. Seule une génération unique a été réalisée jusqu'à présent. Le FPGA utilisé a une utilisation très élevée avec un thread.
3. A2I a utilisé CLK_1X et CLK_2X (pour certains des tableaux spéciaux), mais A2O utilise également CLK_4X. Cela (et peut-être avec la congestion de la zone) a conduit à changer le CLK_1X à 50 MHz pour réduire la pression de synchronisation (à la fois la configuration et les ratés de maintien).

Échelle technologique

Une comparaison de la conception dans la technologie originale et mise à l'échelle à 7 nm (SMT2, point fixe, pas de MMU):

	Freq	PWR	Tri freq	Tri PWR	Zone	VDD
45 nm	2,30 GHz	1,49 W			4,90 mm 2	0,97 V
7nm	3,90 GHz	0,79 W	4.17 GHz	0,85 W	0,31 mm 2	1,1 V
7nm	3,75 GHz	0,63 W	4,03 GHz	0,67 W	0,31 mm 2	1,0 V
7nm	3,55 GHz	0,49 W	3,87 GHz	0,52 W	0,31 mm 2	0,9 V
7nm	3,07 GHz	0,32 W	3,60 GHz	0,38 W	0,31 mm 2	0,8 V
7nm	2,40 GHz	0,20 W	3,00 GHz	0,25 W	0,31 mm 2	0,7 V

Ces estimations sont basées sur une conception semi-personnalisée dans les processus de fonderie représentatifs (IBM 45NM / SAMSUNG 7NM).

Conformité

Le noyau A2O est conforme à Power ISA 2.07 et aura besoin de mises à jour pour être conformes à la version 3.0c ou 3.1. Power ISA 3.0c et 3.1 sont les deux versions Power Isa contribuées à OpenPower Foundation par IBM. Les modifications comprendront:

• Radix Traduction
• Mises à jour OP, pour éliminer les non-conformes et ajouter ceux manquants requis pour un niveau de conformité donné
• Divers «mode» et d'autres modifications pour respecter le niveau de conformité ciblé des spécifications ouvertes (III-E doivent être modifiées en III)

Divers

1. A2O n'a pas été libéré en tant que produit; La documentation est dérivée de A2I mais est beaucoup moins complète que la version A2I. La documentation a été modifiée et mise à jour dans la mesure du possible, mais sans aucun doute, il reste des erreurs vis-à-vis du RTL (particulièrement probable dans les SPR spécifiques à l'implémentation).

   Veuillez utiliser des «problèmes» pour signaler les erreurs.

Errata

1. Il y a un problème qui est contourné en définissant lsucr0.dfwd = 1 et en limitant la taille de la file d'attente du magasin (actuellement à 4). Bien qu'il semble être directement lié au transfert (L1 DC Hit Renvoie 0 au lieu des données), la taille de la file d'attente du magasin devait également être limitée.

   Pas débogué pour le moment; pourrait être lié à:

   1. Bad Generation Parm
   2. Mauvaise modification pour les mises à jour de source liées à la compilation pour Vivado
   3. ???