a2o

A2O

Estado actual

• Por ahora, /rel es el original y /dev tiene actualizaciones:

  • Compila con Verilator, Iviverilog, Yosys
  • Ejecuta una versión simple de la prueba de kernel/bios/aleatorias con COCOTB (interfaz A2L2 parcialmente implementada en Python) y envolturas de núcleo Verilog (interfaces A2L2 <-> MEM/WB)
  • Wrapper convierte la interfaz A2L2 en interfaces MEM y Wishbone
  • Verilator ahora funciona con A2O_LITEX y LITEX SOC
  • Verilator & Litex Software Build Funcionando para 32BE, pero parece un problema con Printf %D
  • Verilator & Litex Software Build Funcionando para 64LE con los mismos errores de printf

Hacer

• Continuar con las pruebas de cocotb
• Experimente con parámetros para crear versión (s) más pequeña para OpenLane

Lanzamiento original

El proyecto

Esta es la versión de A2O Power Processor Core RTL y la implementación FPGA asociada (utilizando ADM-PCIE-9V3 FPGA).

Consulte la información del proyecto para obtener más detalles.

El núcleo

El núcleo A2O se creó para optimizar el rendimiento de un solo subproceso y se dirigió a más de 3 GHz en tecnología de 45 nm.

Es una implementación de 27 FO4, con una tubería fuera de servicio que admite 1 o 2 hilos. Admite completamente Power ISA 2.07 usando el Libro III-E. El núcleo también fue diseñado para admitir implementaciones conectables de macros MMU y AXU Logic. Esto incluye la eliminación de la MMU y el uso de modo ERAT-solo para traducción/protección.

La historia

El diseño de A2O fue un seguimiento para A2I, escrito en Verilog, y admitió un recuento de subprocesos más bajo que A2I, pero un rendimiento más alto por hilo, utilizando la ejecución fuera de orden (renombra de registro, estaciones de reserva, búfer de finalización) y una cola de tiendas.

La interfaz externa A2L2 es en gran medida la misma para los dos núcleos.

Notas de implementación de FPGA

1. Hay muchas perillas disponibles para ajustar los parámetros de generación. Se realizó muy poca experimentación para probar si funcionan o los efectos en el área, etc.
2. Solo se ha realizado solo la generación de un solo hilo hasta ahora. El FPGA en uso tiene una utilización muy alta con un hilo.
3. A2I usó CLK_1X y CLK_2X (para algunas de las matrices especiales), pero A2O también usa CLK_4X. Esto (y posiblemente junto con la congestión del área) llevó a cambiar el CLK_1X a 50MHz para disminuir la presión de sincronización (tanto la configuración como las fallas).

Escala tecnológica

Una comparación del diseño en tecnología original y escalada a 7 nm (SMT2, punto fijo, sin MMU):

	Frecuente	Pwr	Sort de libre	Sort de PWR	Área	VDD
45 nm	2.30 GHz	1.49 W			4.90 mm 2	0.97 V
7 nm	3.90 GHz	0.79 W	4.17 GHz	0.85 W	0.31 mm 2	1.1 V
7 nm	3.75 GHz	0.63 W	4.03 GHz	0.67 W	0.31 mm 2	1.0 V
7 nm	3.55 GHz	0.49 W	3.87 GHz	0.52 W	0.31 mm 2	0.9 V
7 nm	3.07 GHz	0.32 W	3.60 GHz	0.38 W	0.31 mm 2	0.8 V
7 nm	2.40 GHz	0.20 W	3.00 GHz	0.25 W	0.31 mm 2	0.7 V

Estas estimaciones se basan en un diseño semicustom en procesos de fundición representativos (IBM 45NM/Samsung 7nm).

Cumplimiento

El A2O Core cumple con Power ISA 2.07 y necesitará actualizaciones para cumplir con la versión 3.0c o 3.1. Power ISA 3.0c y 3.1 son las dos versiones de Power ISA que contribuyen a OpenPower Foundation por IBM. Los cambios incluirán:

• traducción de Radix
• Actualizaciones de OP, para eliminar las no conformes y agregar las faltantes requeridas para un nivel de cumplimiento dado
• Varios 'modo' y otros cambios para cumplir con el nivel de cumplimiento de la especificación abierta dirigida (III-E debe cambiarse a III)

Misceláneas

1. A2O no fue lanzado como producto; La documentación se derivó de A2I pero es mucho menos completa que la versión A2I. La documentación ha sido editada y actualizada cuando sea posible, pero sin duda, quedan errores en frente al RTL (especialmente probablemente en SPRS específicos de implementación).

   Utilice 'problemas' para informar errores.

Errata

1. Hay un problema que se está evitando al establecer LSUC0.DFWD = 1 y limitar el tamaño de la cola de la tienda (actualmente en 4). Si bien parece estar directamente relacionado con el reenvío (HIT de L1 DC devuelve 0 en lugar de datos), el tamaño de la cola de almacenamiento también tuvo que ser limitado.

   No depurado en este momento; podría estar relacionado con:

   1. Bad Generation Parm
   2. Bad Edit para las actualizaciones de origen relacionadas con la compilación de Vivado
   3. ????