a2o

A2O

สถานะปัจจุบัน

• สำหรับตอนนี้ /rel เป็นต้นฉบับและ /dev มีการอัปเดต:

  • รวบรวมด้วย Verilator, Iverilog, Yosys
  • เรียกใช้เคอร์เนล/BIOS/การทดสอบแบบสุ่มด้วย cocotb (อินเตอร์เฟส A2L2 ที่ใช้งานบางส่วนใน Python) และ Verilog core wrappers (A2L2 <-> อินเตอร์เฟส MEM/WB)
  • Wrapper แปลงอินเทอร์เฟซ A2L2 เป็น MEM และ Interfaces Wishbone
  • Verilator ทำงานด้วย A2O_LITEX และ LITEX SOC
  • ซอฟต์แวร์ Verilator & Litex Build ทำงานสำหรับ 32BE แต่ดูเหมือนว่ามีปัญหากับ printf %d
  • Build Software Verilator & Litex ทำงานสำหรับ 64LE พร้อมข้อผิดพลาด printf เดียวกัน

สิ่งที่ต้องทำ

• ดำเนินการทดสอบ cocotb
• ทดลองกับพารามิเตอร์เพื่อสร้างเวอร์ชันที่เล็กกว่าสำหรับ OpenLane

รีลีสดั้งเดิม

โครงการ

นี่คือการเปิดตัวของ A2O Power Processor Core RTL และการใช้งาน FPGA ที่เกี่ยวข้อง (โดยใช้ ADM-PCIE-9V3 FPGA)

ดูข้อมูลโครงการสำหรับรายละเอียด

แกนกลาง

A2O Core ถูกสร้างขึ้นเพื่อเพิ่มประสิทธิภาพการทำงานแบบเธรดเดี่ยวและกำหนดเป้าหมาย 3+ GHz ในเทคโนโลยี 45Nm

มันคือการใช้งาน 27 FO4 โดยมีท่อส่งออกนอกเวลาที่รองรับ 1 หรือ 2 เธรด รองรับ Power ISA 2.07 อย่างเต็มที่โดยใช้ Book III-E หลักได้รับการออกแบบมาเพื่อรองรับการใช้งานที่สามารถทำได้ของ MMU และ MMU Logic Macros ซึ่งรวมถึงการกำจัด MMU และการใช้โหมด ERAT-only สำหรับการแปล/การป้องกัน

ประวัติศาสตร์

การออกแบบ A2O นั้นเป็นไปตาม A2I ที่เขียนใน Verilog และรองรับจำนวนเธรดที่ต่ำกว่า A2I แต่ประสิทธิภาพที่สูงขึ้นต่อเธรดโดยใช้การดำเนินการที่ไม่ได้สั่งซื้อ

อินเทอร์เฟซภายนอก A2L2 ส่วนใหญ่เหมือนกันสำหรับสองคอร์

บันทึกการใช้งาน FPGA

1. มีลูกบิดมากมายสำหรับการปรับแต่งพารามิเตอร์การสร้าง ทำการทดลองน้อยมากเพื่อทดสอบว่าทำงานหรือผลกระทบต่อพื้นที่ ฯลฯ
2. มีเพียงรุ่นเดียวเท่านั้นที่ได้ทำไปแล้ว FPGA ที่ใช้งานมีการใช้ประโยชน์สูงมากด้วยหนึ่งเธรด
3. A2I ใช้ clk_1x และ clk_2x (สำหรับอาร์เรย์พิเศษบางส่วน) แต่ A2O ก็ใช้ clk_4x ด้วย (และอาจเป็นไปได้พร้อมกับความแออัดของพื้นที่) นำไปสู่การเปลี่ยน clk_1x เป็น 50MHz เพื่อลดความดันเวลา (ทั้งการตั้งค่าและการพลาด)

การปรับขนาดเทคโนโลยี

การเปรียบเทียบการออกแบบในเทคโนโลยีดั้งเดิมและปรับขนาดเป็น 7nm (SMT2, จุดคงที่ไม่มี MMU):

	ความพร้อม	PWR	เรียงลำดับ	เรียงลำดับ PWR	พื้นที่	VDD
45Nm	2.30 GHz	1.49 W			4.90 มม. 2	0.97 V
7nm	3.90 GHz	0.79 W	4.17 GHz	0.85 W	0.31 มม. 2	1.1 V
7nm	3.75 GHz	0.63 W	4.03 GHz	0.67 W	0.31 มม. 2	1.0 V
7nm	3.55 GHz	0.49 W	3.87 GHz	0.52 W	0.31 มม. 2	0.9 V
7nm	3.07 GHz	0.32 W	3.60 GHz	0.38 W	0.31 มม. 2	0.8 V
7nm	2.40 GHz	0.20 W	3.00 GHz	0.25 W	0.31 มม. 2	0.7 V

การประมาณการเหล่านี้ขึ้นอยู่กับการออกแบบ semicustom ในกระบวนการโรงหล่อตัวแทน (IBM 45nm/Samsung 7nm)

การปฏิบัติตาม

A2O Core นั้นสอดคล้องกับ Power ISA 2.07 และจะต้องมีการอัปเดตเพื่อให้สอดคล้องกับเวอร์ชัน 3.0C หรือ 3.1 Power ISA 3.0C และ 3.1 เป็นรุ่น Power ISA สองรุ่นที่มีส่วนร่วมใน OpenPower Foundation โดย IBM การเปลี่ยนแปลงจะรวมถึง:

• การแปล Radix
• OP UPDATES เพื่อกำจัดสิ่งที่ไม่สอดคล้องและเพิ่มสิ่งที่ขาดหายไปที่จำเป็นสำหรับระดับการปฏิบัติที่กำหนด
• 'โหมด' และการเปลี่ยนแปลงอื่น ๆ เพื่อให้ตรงตามข้อกำหนดที่เปิดเป้าหมายระดับการปฏิบัติตามเป้าหมาย (III-E จำเป็นต้องเปลี่ยนเป็น III)

เบ็ดเตล็ด

1. A2O ไม่ได้รับการปล่อยตัวเป็นผลิตภัณฑ์ เอกสารมาจาก A2I แต่สมบูรณ์น้อยกว่ารุ่น A2I มาก เอกสารได้รับการแก้ไขและอัปเดตหากเป็นไปได้ แต่ไม่ต้องสงสัยเลยว่ายังมีข้อผิดพลาดที่เกิดขึ้นกับ RTL (โดยเฉพาะอย่างยิ่งในการใช้งาน SPR เฉพาะการใช้งาน)

   โปรดใช้ 'ปัญหา' เพื่อรายงานข้อผิดพลาด

errata

1. มีปัญหาที่ถูกหลีกเลี่ยงโดยการตั้งค่า lsucr0.dfwd = 1 และ จำกัด ขนาดคิวของร้านค้า (ปัจจุบันที่ 4) ในขณะที่ดูเหมือนว่าจะเกี่ยวข้องโดยตรงกับการส่งต่อ (L1 DC HIT ส่งคืน 0's แทนข้อมูล) ขนาดคิวของร้านค้าก็ต้องมี จำกัด เช่นกัน

   ไม่ดีบั๊กในเวลานี้ อาจเกี่ยวข้องกับ:

   1. Parm รุ่นที่ไม่ดี
   2. การแก้ไขที่ไม่ดีสำหรับการอัปเดตแหล่งที่เกี่ยวข้องกับการรวบรวมสำหรับ Vivado
   3. -