a2o

A2O

當前狀態

• 目前， /rel是原始的， / /dev具有更新：

  • 用verilator，iverilog，yosys編譯
  • 使用COCOTB（python部分實現的A2L2接口）和Verilog核心包裝器（A2L2 <-> MEM/WB Interfaces）運行使用COCOTB（A2L2接口部分實現）的內核/BIOS/隨機測試的簡單版本
  • 包裝器將A2L2接口轉換為MEM和Wishbone接口
  • Verilator現在使用A2O_LITEX和LITEX SOC運行
  • verilator＆litex軟件構建適用於32BE，但看起來像是printf％d的問題
  • verilator＆litex軟件構建為64LE工作，具有相同的printf錯誤

做

• 繼續進行COCOTB測試
• 嘗試參數以創建openlane較小版本

原始版本

專案

這是A2O電源處理器Core RTL和相關的FPGA實現（使用ADM-PCIE-9V3 FPGA）的發布。

有關詳細信息，請參見項目信息。

核心

創建了A2O核心是為了優化單線程性能，並以45nm技術為目標3+ GHz。

這是一個27 FO4實現，具有支撐1或2個線程的排序管道。它使用書III-E完全支持Power ISA 2.07。該核心還旨在支持MMU和AXU邏輯宏的可插入實現。這包括消除MMU和使用僅ERAT模式進行翻譯/保護。

歷史

A2O設計是用Verilog編寫的A2I的後續設計，並支持較低的線程計數，但使用級別的執行（寄存器重置，預訂站，完成緩衝區）和商店隊列，每個線程的性能較低，但每個線程的性能較高。

對於兩個內核，A2L2外部接口大致相同。

FPGA實施說明

1. 有很多旋鈕可用於調整生成參數。幾乎沒有進行實驗來測試它們是否有效，還是對區域的影響等。
2. 到目前為止，僅完成了單線程。使用中的FPGA具有很高的利用率。
3. A2i使用了CLK_1X和CLK_2X（對於某些特殊數組），但是A2O也使用CLK_4X。這（甚至可能與該地區的擁塞一起）導致將CLK_1X更改為50MHz，以減輕定時壓力（設置和持有失誤）。

技術擴展

對原始技術設計的比較，並縮放到7nm（SMT2，定點，無MMU）：

	弗雷克	PWR	弗雷克排序	PWR排序	區域	VDD
45nm	2.30 GHz	1.49 w			4.90毫米2	0.97 v
7nm	3.90 GHz	0.79 w	4.17 GHz	0.85 w	0.31毫米2	1.1 v
7nm	3.75 GHz	0.63 w	4.03 GHz	0.67 w	0.31毫米2	1.0 v
7nm	3.55 GHz	0.49 w	3.87 GHz	0.52 w	0.31毫米2	0.9 v
7nm	3.07 GHz	0.32 w	3.60 GHz	0.38 w	0.31毫米2	0.8 v
7nm	2.40 GHz	0.20 w	3.00 GHz	0.25 w	0.31毫米2	0.7 v

這些估計值基於代表性鑄造過程中的半定量設計（IBM 45nm/samsung 7nm）。

合適

A2O Core符合Power ISA 2.07的符合功率，並且需要更新才能符合3.0C版或3.1版。 Power ISA 3.0C和3.1是IBM為OpenPower Foundation貢獻的兩個Power ISA版本。更改將包括：

• radix翻譯
• OP更新，以消除不合格的更新，並添加給定的輔助級別所需的缺失的更新
• 各種“模式”和其他更改以滿足開放規範的針對性合格水平（需要將III-E更改為iii）

各種各樣的

1. A2O未作為產品發布；該文檔源自A2i，但比A2i版本少得多。在可能的情況下，已經對文檔進行了編輯和更新，但毫無疑問，與RTL有關（尤其可能在實施特定的SPR中）存在錯誤。

   請使用“問題”報告錯誤。

Errata

1. 通過設置lsucr0.dfwd = 1，存在一個問題，並限制了商店隊列大小（目前為4）。雖然它似乎與轉發直接相關（L1 DC命中返回0而不是數據），但商店隊列大小也必須受到限制。

   目前沒有調試；可能與：

   1. 不好的一代parm
   2. 與Vivado編譯有關的源更新的不良編輯
   3. ???