a2o

A2O

当前状态

• 目前， /rel是原始的， / /dev具有更新：

  • 用verilator，iverilog，yosys编译
  • 使用COCOTB（python部分实现的A2L2接口）和Verilog核心包装器（A2L2 <-> MEM/WB Interfaces）运行使用COCOTB（A2L2接口部分实现）的内核/BIOS/随机测试的简单版本
  • 包装器将A2L2接口转换为MEM和Wishbone接口
  • Verilator现在使用A2O_LITEX和LITEX SOC运行
  • verilator＆litex软件构建适用于32BE，但看起来像是printf％d的问题
  • verilator＆litex软件构建为64LE工作，具有相同的printf错误

做

• 继续进行COCOTB测试
• 尝试参数以创建openlane较小版本

原始版本

项目

这是A2O电源处理器Core RTL和相关的FPGA实现（使用ADM-PCIE-9V3 FPGA）的发布。

有关详细信息，请参见项目信息。

核心

创建了A2O核心是为了优化单线程性能，并以45nm技术为目标3+ GHz。

这是一个27 FO4实现，具有支撑1或2个线程的排序管道。它使用书III-E完全支持Power ISA 2.07。该核心还旨在支持MMU和AXU逻辑宏的可插入实现。这包括消除MMU和使用仅ERAT模式进行翻译/保护。

历史

A2O设计是用Verilog编写的A2I的后续设计，并支持较低的线程计数，但使用级别的执行（寄存器重置，预订站，完成缓冲区）和商店队列，每个线程的性能较低，但每个线程的性能较高。

对于两个内核，A2L2外部接口大致相同。

FPGA实施说明

1. 有很多旋钮可用于调整生成参数。几乎没有进行实验来测试它们是否有效，还是对区域的影响等。
2. 到目前为止，仅完成了单线程。使用中的FPGA具有很高的利用率。
3. A2i使用了CLK_1X和CLK_2X（对于某些特殊数组），但是A2O也使用CLK_4X。这（甚至可能与该地区的拥塞一起）导致将CLK_1X更改为50MHz，以减轻定时压力（设置和持有失误）。

技术扩展

对原始技术设计的比较，并缩放到7nm（SMT2，定点，无MMU）：

	弗雷克	PWR	弗雷克排序	PWR排序	区域	VDD
45nm	2.30 GHz	1.49 w			4.90毫米2	0.97 v
7nm	3.90 GHz	0.79 w	4.17 GHz	0.85 w	0.31毫米2	1.1 v
7nm	3.75 GHz	0.63 w	4.03 GHz	0.67 w	0.31毫米2	1.0 v
7nm	3.55 GHz	0.49 w	3.87 GHz	0.52 w	0.31毫米2	0.9 v
7nm	3.07 GHz	0.32 w	3.60 GHz	0.38 w	0.31毫米2	0.8 v
7nm	2.40 GHz	0.20 w	3.00 GHz	0.25 w	0.31毫米2	0.7 v

这些估计值基于代表性铸造过程中的半定量设计（IBM 45nm/samsung 7nm）。

合适

A2O Core符合Power ISA 2.07的符合功率，并且需要更新才能符合3.0C版或3.1版。 Power ISA 3.0C和3.1是IBM为OpenPower Foundation贡献的两个Power ISA版本。更改将包括：

• radix翻译
• OP更新，以消除不合格的更新，并添加给定的辅助级别所需的缺失的更新
• 各种“模式”和其他更改以满足开放规范的针对性合格水平（需要将III-E更改为iii）

各种各样的

1. A2O未作为产品发布；该文档源自A2i，但比A2i版本少得多。在可能的情况下，已经对文档进行了编辑和更新，但毫无疑问，与RTL有关（尤其可能在实施特定的SPR中）存在错误。

   请使用“问题”报告错误。

Errata

1. 通过设置lsucr0.dfwd = 1，存在一个问题，并限制了商店队列大小（目前为4）。虽然它似乎与转发直接相关（L1 DC命中返回0而不是数据），但商店队列大小也必须受到限制。

   目前没有调试；可能与：

   1. 不好的一代parm
   2. 与Vivado编译有关的源更新的不良编辑
   3. ???