a2i
1.0.0
Freisetzung des A2I Power Processor Core RTL und der zugehörigen FPGA-Implementierung (verwendet ADM-PCIE-9V3 FPGA)
Weitere Informationen finden Sie in Projektinformationen.
Der A2I-Kern wurde als Hochfrequenz-Vier-Thread-Design erstellt, für den Durchsatz optimiert und für 3+ GHz in der 45-nm-Technologie abzielt.
Es handelt sich um eine 27 FO4-Implementierung, in der eine In-Ordnung-Pipeline 1-4-Fäden unterstützt. Es unterstützt Power ISA 2.06 mit Buch III-E. Der Kern wurde auch entwickelt, um steckbare Implementierungen von MMU- und AXU -Logik -Makros zu unterstützen. Dies beinhaltet die Beseitigung der MMU und die Verwendung von ERAT-Nur-Modus zur Übersetzung/zum Schutz.
Die A2I -Plattform wurde nach IBM -Game Core Designs entwickelt. Es wurde entwickelt, um Leistung und Leistung in Einklang zu bringen und einen hohen Streaming -Durchsatz bereitzustellen. Es unterstützte die Implementierungen von Chips, SIM und FPGA mithilfe einer konfigurierbaren Latch/Array -Bibliothek.
A2I wurde als "Drahtgeschwindigkeitsprozessor" für ein SOC-Design (Hochdurchsatz) entwickelt. Dieser Chip umfasste vier L2s mit vier A2I pro L2, die über eine Verbindung namens PBUs verbunden waren. Die Einheiten außerhalb des Kerns enthielten mehrere Beschleuniger, die am PBUs angeschlossen waren. Zu den externen Schnittstellen gehörten DDR3, PCI Gen2 und Ethernet. Der Chip wurde bei ~ 2,3 GHz gebaut und durchgeführt (der Kern wurde für Stromeinsparungen gedrosselt), wurde jedoch nicht freigegeben.
Der A2I -Kern wurde dann als Allzweckprozessor für Blugen/Q, den Nachfolger von Blugen/L- und Blugen/P -Supercomputern, ausgewählt. In diesem Design wurden achtzehn A2I -Kerne zusammen mit Cache- und Speichercontrollern sowie internen Netzwerkkomponenten in einen Chip aufgenommen. Das Design lief bei 1,6 GHz, um Strom-/Leistungsziele zu erreichen, und beinhaltete einen Spezial-Purple-Axu (FPU mit hoher Bandbreite). Mehrere Blugene/Q -Installationen wurden seit vielen Jahren in den Top 10 der Top500 -Liste (#1,#3,#7,#8 im Jahr 2012) und drei werden ab Juni 2020 noch unter den Top500 eingestuft.
Für diesen Kern kann verwendet werden, bei dem ein volles Merkmalssatz benötigt wird und seine Einschränkungen durch die beabsichtigte Umgebung überwunden werden können. Insbesondere wird die Leistung der Einzelsthread durch die Implementierung in Ordnung begrenzt und erfordert einen gut verzeichneten Anwendungssatz, um die effiziente Verwendung der Pipeline zur Abdeckung von Pipeline-Abhängigkeiten, Fehlverspotten usw. zu ermöglichen.
Das Design der A2L2-Schnittstelle (Core-to-L2/Nest) ist unkompliziert und bietet mehrere konfigurierbare Optionen für die Datenvernetzung. Es gibt auch eine gewisse Konfigurierbarkeit für die Behandlung bestimmter Leistungsspezifikfunktionen (Core vs. L2).
Die Fähigkeit, ein Axu hinzuzufügen, das eng mit dem Kern gekoppelt ist, ermöglicht viele Möglichkeiten für Spezialkonstruktionen, wie ein offenes verteiltes Web 3.0-Hardware-/Software-System, das Streaming-Verschlüsselung, Blockchain, semantische Abfrage usw. integriert, usw.
Ein Vergleich des Designs in Original-Technologie und skaliert auf 7 nm (Festpunkt, keine MMU):
| Freq | PWR | Freq -Sortierung | PWR -Sortierung | Bereich | VDD | |
|---|---|---|---|---|---|---|
| 45nm | 2,30 GHz | 0,88 w | 2,90 mm 2 | 0,97 V | ||
| 7nm | 3,90 GHz | 0,44 w | 4.17 GHz | 0,47 w | 0,17 mm 2 | 1.1 V |
| 7nm | 3,75 GHz | 0,35 w | 4,03 GHz | 0,37 w | 0,17 mm 2 | 1,0 V |
| 7nm | 3,55 GHz | 0,27 w | 3,87 GHz | 0,29 w | 0,17 mm 2 | 0,9 v |
| 7nm | 3,07 GHz | 0,18 w | 3,60 GHz | 0,21 w | 0,17 mm 2 | 0,8 v |
| 7nm | 2,40 GHz | 0,08 w | 3.00 GHz | 0,14 w | 0,17 mm 2 | 0,7 V |
Diese Schätzungen basieren auf einem Semikustom -Design in repräsentativen Gießereiprozessen (IBM 45nm/Samsung 7nm).
Der A2I -Kern entspricht dem Power ISA 2.06 und benötigt Updates, um entweder mit Version 3.0c oder 3.1 zu konform zu sein. Power ISA 3.0c und 3.1 sind die beiden Power ISA -Versionen, die von IBM zur OpenPower Foundation beigetragen haben. Änderungen werden:
