a2i
1.0.0
釋放A2I電源處理器Core RTL和相關的FPGA實現（使用AMD-PCIE-9V3 FPGA）
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A2I核心是作為高頻四線設計設計的，用於吞吐量，針對45nm技術的3+ GHz進行了優化。
這是一個27 FO4實現，並具有支撐1-4個線程的固定管道。它使用書III-E完全支持Power ISA 2.06。該核心還旨在支持MMU和AXU邏輯宏的可插入實現。這包括消除MMU和使用僅ERAT模式進行翻譯/保護。
A2I平台是根據IBM的遊戲核心設計開發的。它旨在平衡性能和力量，並提供高流吞吐量。它通過使用可配置的閂鎖/數組庫支持芯片，SIM和FPGA實現。
A2i是作為高通量網狀邊緣（Poweren）SOC設計的“電線速度處理器”開發的。該芯片包括四個L2，每L2四個A2i，通過稱為PBU的互連連接。核心外部的單元包括附加在PBU上的多個加速器。外部接口包括DDR3，PCI GEN2和以太網。該芯片是在〜2.3GHz的建造和執行的（核心是為節省節省的），但未釋放。
然後選擇A2I核心作為Bluegene/Q的通用處理器，Bluegene/L和Bluegene/P超級計算機的繼任者。在此設計中，一個芯片中包括18個A2I核心，以及緩存和內存控制器以及內部網絡組件。該設計的運行速度為1.6 GHz，以實現功率/性能目標，並包括專用AXU（高帶寬FPU）。多年來（2012年＃1，＃3，＃7，＃8，＃8，＃8）在前10名列表的前10名中，多個Bluegene/Q裝置在前10名中排名排名，截至2020年6月，前500名仍在前500名中排名。
該核心可能會有一些用途，其中需要一個完整的功能集，並且預期環境可以克服其局限性。具體而言，單線程績效受到按處訂單實現的限制，需要一個行為良好的應用程序設置，以有效利用管道來涵蓋管道依賴性，分支錯誤指控等。
A2L2接口的設計（Core-to-L2/Nest）很簡單，並提供了多個可配置的數據接口選項。還有一些可配置性來處理某些功率特定功能（核心與L2）。
添加與核心緊密耦合的AXU的能力可以為特殊用途設計提供許多可能性，例如開放的分佈式Web 3.0硬件/軟件系統集成了流鏈加密，區塊鏈，語義查詢等。
對原始技術設計的比較，並縮放到7nm（固定點，無MMU）：
| 弗雷克 | PWR | 弗雷克排序 | PWR排序 | 區域 | VDD | |
|---|---|---|---|---|---|---|
| 45nm | 2.30 GHz | 0.88 w | 2.90毫米2 | 0.97 v | ||
| 7nm | 3.90 GHz | 0.44 w | 4.17 GHz | 0.47 w | 0.17毫米2 | 1.1 v |
| 7nm | 3.75 GHz | 0.35 w | 4.03 GHz | 0.37 w | 0.17毫米2 | 1.0 v |
| 7nm | 3.55 GHz | 0.27 w | 3.87 GHz | 0.29 w | 0.17毫米2 | 0.9 v |
| 7nm | 3.07 GHz | 0.18 w | 3.60 GHz | 0.21 w | 0.17毫米2 | 0.8 v |
| 7nm | 2.40 GHz | 0.08 w | 3.00 GHz | 0.14 w | 0.17毫米2 | 0.7 v |
這些估計值基於代表性鑄造過程中的半定量設計（IBM 45nm/samsung 7nm）。
A2i Core符合Power ISA 2.06的符合功率，並且需要更新才能符合3.0C版或3.1版。 Power ISA 3.0C和3.1是IBM為OpenPower Foundation貢獻的兩個Power ISA版本。更改將包括：
