a2i
1.0.0
Lanzamiento de la implementación de FPGA del procesador A2I Power Processor e implementación FPGA asociada (utilizado ADM-PCIE-9V3 FPGA)
Consulte la información del proyecto para obtener más detalles.
El núcleo A2I se creó como un diseño de cuatro hilos de alta frecuencia, optimizado para el rendimiento y el objetivo de más de 3 GHz en tecnología de 45 nm.
Es una implementación de 27 FO4, con una tubería en orden que admite 1-4 hilos. Admite completamente Power Isa 2.06 usando el Libro III-E. El núcleo también fue diseñado para admitir implementaciones conectables de macros MMU y AXU Logic. Esto incluye la eliminación de la MMU y el uso de modo ERAT-solo para traducción/protección.
La plataforma A2I se desarrolló después de los diseños centrales del juego de IBM. Fue diseñado para equilibrar el rendimiento y la potencia y proporcionar un alto rendimiento de transmisión. Admitió implementaciones de chips, SIM y FPGA mediante el uso de una biblioteca configurable de pestillo/matriz.
A2I se desarrolló como el "procesador de velocidad de alambre" para un diseño SoC (Poweren) de borde de alto rendimiento. Este chip incluyó cuatro L2 con cuatro A2I por L2, conectados a través de una interconexión llamada PBUS. Las unidades fuera del núcleo incluyeron múltiples aceleradores unidos a las PBU. Las interfaces externas incluyen DDR3, PCI Gen2 y Ethernet. El chip fue construido y realizado a ~ 2.3GHz (el núcleo estaba estrangulado por el ahorro de energía), pero no se lanzó.
El núcleo A2I se seleccionó luego como el procesador de propósito general para BlueGene/Q, el sucesor de BlueGene/L y BlueGene/P supercomputadoras. En este diseño, se incluyeron dieciocho núcleos A2I en un chip, junto con controladores de memoria caché y memoria, y componentes de redes internos. El diseño funcionó a 1.6 GHz, para cumplir con los objetivos de potencia/rendimiento e incluyó un AXU de uso especial (FPU de alto ancho de banda). Se han clasificado múltiples instalaciones de BlueGene/Q en el top 10 de la lista Top500 durante muchos años (#1,#3,#7,#8 en 2012), y tres todavía se clasifican en el Top500 a partir de junio de 2020.
Puede haber usos para este núcleo donde se necesita un conjunto de características completas, y el entorno previsto puede superar sus limitaciones. Específicamente, el rendimiento de un solo subproceso está limitado por la implementación en pedido, que requiere una aplicación de bienestar bienvenida para permitir el uso eficiente de la tubería para cubrir las dependencias de la tubería, la predicción errónea de la rama, etc.
El diseño de la interfaz A2L2 (Core-to-L2/Nest) es sencillo y ofrece múltiples opciones configurables para la interfaz de datos. También hay cierta configurabilidad para manejar ciertas características específicas de potencia (Core vs. L2).
La capacidad de agregar un AXU que está bien acoplado al núcleo permite muchas posibilidades para diseños de uso especial, como un sistema de hardware/software Web 3.0 abierto que integra el cifrado de transmisión, blockchain, consulta semántica, etc.
Una comparación del diseño en tecnología original y escalada a 7 nm (punto fijo, sin MMU):
| Frecuente | Pwr | Sort de libre | Sort de PWR | Área | VDD | |
|---|---|---|---|---|---|---|
| 45 nm | 2.30 GHz | 0.88 W | 2.90 mm 2 | 0.97 V | ||
| 7 nm | 3.90 GHz | 0.44 W | 4.17 GHz | 0.47 W | 0.17 mm 2 | 1.1 V |
| 7 nm | 3.75 GHz | 0.35 W | 4.03 GHz | 0.37 W | 0.17 mm 2 | 1.0 V |
| 7 nm | 3.55 GHz | 0.27 W | 3.87 GHz | 0.29 W | 0.17 mm 2 | 0.9 V |
| 7 nm | 3.07 GHz | 0.18 W | 3.60 GHz | 0.21 W | 0.17 mm 2 | 0.8 V |
| 7 nm | 2.40 GHz | 0.08 W | 3.00 GHz | 0.14 W | 0.17 mm 2 | 0.7 V |
Estas estimaciones se basan en un diseño semicustom en procesos de fundición representativos (IBM 45NM/Samsung 7nm).
El Core A2I cumple con Power ISA 2.06 y necesitará actualizaciones para cumplir con la versión 3.0c o 3.1. Power ISA 3.0c y 3.1 son las dos versiones de Power ISA que contribuyen a OpenPower Foundation por IBM. Los cambios incluirán:
