a2i
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释放A2I电源处理器Core RTL和相关的FPGA实现（使用AMD-PCIE-9V3 FPGA）
有关详细信息，请参见项目信息。
A2I核心是作为高频四线设计设计的，用于吞吐量，针对45nm技术的3+ GHz进行了优化。
这是一个27 FO4实现，并具有支撑1-4个线程的固定管道。它使用书III-E完全支持Power ISA 2.06。该核心还旨在支持MMU和AXU逻辑宏的可插入实现。这包括消除MMU和使用仅ERAT模式进行翻译/保护。
A2I平台是根据IBM的游戏核心设计开发的。它旨在平衡性能和力量，并提供高流吞吐量。它通过使用可配置的闩锁/数组库支持芯片，SIM和FPGA实现。
A2i是作为高通量网状边缘（Poweren）SOC设计的“电线速度处理器”开发的。该芯片包括四个L2，每L2四个A2i，通过称为PBU的互连连接。核心外部的单元包括附加在PBU上的多个加速器。外部接口包括DDR3，PCI GEN2和以太网。该芯片是在〜2.3GHz的建造和执行的（核心是为节省节省的），但未释放。
然后选择A2I核心作为Bluegene/Q的通用处理器，Bluegene/L和Bluegene/P超级计算机的继任者。在此设计中，一个芯片中包括18个A2I核心，以及缓存和内存控制器以及内部网络组件。该设计的运行速度为1.6 GHz，以实现功率/性能目标，并包括专用AXU（高带宽FPU）。多年来（2012年＃1，＃3，＃7，＃8，＃8，＃8）在前10名列表的前10名中，多个Bluegene/Q装置在前10名中排名排名，截至2020年6月，前500名仍在前500名中排名。
该核心可能会有一些用途，其中需要一个完整的功能集，并且预期环境可以克服其局限性。具体而言，单线程绩效受到按处订单实现的限制，需要一个行为良好的应用程序设置，以有效利用管道来涵盖管道依赖性，分支错误指控等。
A2L2接口的设计（Core-to-L2/Nest）很简单，并提供了多个可配置的数据接口选项。还有一些可配置性来处理某些功率特定功能（核心与L2）。
添加与核心紧密耦合的AXU的能力可以为特殊用途设计提供许多可能性，例如开放的分布式Web 3.0硬件/软件系统集成了流链加密，区块链，语义查询等。
对原始技术设计的比较，并缩放到7nm（固定点，无MMU）：
| 弗雷克 | PWR | 弗雷克排序 | PWR排序 | 区域 | VDD | |
|---|---|---|---|---|---|---|
| 45nm | 2.30 GHz | 0.88 w | 2.90毫米2 | 0.97 v | ||
| 7nm | 3.90 GHz | 0.44 w | 4.17 GHz | 0.47 w | 0.17毫米2 | 1.1 v |
| 7nm | 3.75 GHz | 0.35 w | 4.03 GHz | 0.37 w | 0.17毫米2 | 1.0 v |
| 7nm | 3.55 GHz | 0.27 w | 3.87 GHz | 0.29 w | 0.17毫米2 | 0.9 v |
| 7nm | 3.07 GHz | 0.18 w | 3.60 GHz | 0.21 w | 0.17毫米2 | 0.8 v |
| 7nm | 2.40 GHz | 0.08 w | 3.00 GHz | 0.14 w | 0.17毫米2 | 0.7 v |
这些估计值基于代表性铸造过程中的半定量设计（IBM 45nm/samsung 7nm）。
A2i Core符合Power ISA 2.06的符合功率，并且需要更新才能符合3.0C版或3.1版。 Power ISA 3.0C和3.1是IBM为OpenPower Foundation贡献的两个Power ISA版本。更改将包括：
