a2i
1.0.0
Rilis A2I Power Processor Core RTL dan Implementasi FPGA terkait (bekas ADM-PCIE-9V3 FPGA)
Lihat info proyek untuk detailnya.
Inti A2I dibuat sebagai desain empat-utusan frekuensi tinggi, dioptimalkan untuk throughput dan ditargetkan untuk 3+ GHz dalam teknologi 45NM.
Ini adalah implementasi 27 FO4, dengan pipa in-order yang mendukung 1-4 utas. Ini sepenuhnya mendukung Power ISA 2.06 menggunakan Buku III-E. Inti juga dirancang untuk mendukung implementasi MMU dan Macro logika AXU yang dapat dicolokkan. Ini termasuk penghapusan MMU dan menggunakan mode khusus Erat untuk terjemahan/perlindungan.
Platform A2I dikembangkan mengikuti desain inti game IBM. Itu dirancang untuk menyeimbangkan kinerja dan daya dan memberikan throughput streaming yang tinggi. Ini mendukung implementasi Chip, SIM, dan FPGA melalui penggunaan Latch/Array Library yang dapat dikonfigurasi.
A2i dikembangkan sebagai "prosesor kecepatan kawat" untuk desain SOC tepi jaringan (Poweren) yang tinggi. Chip ini termasuk empat L2 dengan empat A2I per L2, terhubung melalui interkoneksi yang disebut PBUS. Unit di luar inti termasuk beberapa akselerator yang melekat pada PBU. Antarmuka eksternal termasuk DDR3, PCI Gen2, dan Ethernet. Chip itu dibangun dan dilakukan di ~ 2.3GHz (inti dicekik untuk penghematan daya), tetapi tidak dirilis.
Inti A2I kemudian dipilih sebagai prosesor tujuan umum untuk bluegene/q, penerus bluegene/L dan bluegene/p superkomputer. Dalam desain ini, delapan belas core A2I dimasukkan pada satu chip, bersama dengan cache dan pengontrol memori, dan komponen jaringan internal. Desainnya berjalan pada 1,6 GHz, untuk memenuhi tujuan daya/kinerja, dan termasuk axu tujuan khusus (FPU bandwidth tinggi). Beberapa instalasi Bluegene/Q telah peringkat dalam 10 besar dari daftar Top500 selama bertahun -tahun (#1,#3,#7,#8 pada 2012), dan tiga masih peringkat di Top500 pada Juni 2020.
Mungkin ada kegunaan untuk inti ini di mana set fitur lengkap diperlukan, dan keterbatasannya dapat diatasi oleh lingkungan yang dimaksud. Secara khusus, kinerja utas tunggal dibatasi oleh implementasi pesanan, yang membutuhkan aplikasi yang berperilaku baik untuk memungkinkan penggunaan pipa yang efisien untuk menutupi dependensi pipa, kesalahan prediksi cabang, dll.
Desain antarmuka A2L2 (Core-to-L2/Nest) langsung, dan menawarkan beberapa opsi yang dapat dikonfigurasi untuk antarmuka data. Ada juga beberapa konfigurasi untuk menangani fitur spesifik daya tertentu (Core vs L2).
Kemampuan untuk menambahkan axu yang dipasangkan erat ke inti memungkinkan banyak kemungkinan untuk desain tujuan khusus, seperti sistem perangkat keras/perangkat lunak Web 3.0 terdistribusi terbuka yang mengintegrasikan enkripsi streaming, blockchain, kueri semantik, dll.
Perbandingan desain dalam teknologi asli dan diskalakan ke 7nm (titik tetap, tidak ada MMU):
| Freq | Pwr | Freq sort | Sort PWR | Daerah | VDD | |
|---|---|---|---|---|---|---|
| 45nm | 2.30 GHz | 0.88 w | 2,90 mm 2 | 0.97 v | ||
| 7nm | 3,90 GHz | 0.44 w | 4.17 GHz | 0.47 w | 0,17 mm 2 | 1.1 v |
| 7nm | 3,75 GHz | 0,35 w | 4.03 GHz | 0.37 w | 0,17 mm 2 | 1.0 v |
| 7nm | 3,55 GHz | 0.27 w | 3,87 GHz | 0.29 w | 0,17 mm 2 | 0.9 v |
| 7nm | 3.07 GHz | 0.18 w | 3,60 GHz | 0.21 w | 0,17 mm 2 | 0.8 V. |
| 7nm | 2.40 GHz | 0,08 w | 3,00 GHz | 0.14 w | 0,17 mm 2 | 0.7 v |
Perkiraan ini didasarkan pada desain semikustom dalam proses pengecoran yang representatif (IBM 45NM/Samsung 7nm).
Inti A2I sesuai untuk memberi daya ISA 2.06 dan akan membutuhkan pembaruan untuk sesuai dengan versi 3.0C atau 3.1. Power ISA 3.0C dan 3.1 adalah dua versi Power ISA yang berkontribusi pada OpenPower Foundation oleh IBM. Perubahan akan mencakup:
