a2i
1.0.0
การเปิดตัว A2I Power Processor Core RTL และการใช้งาน FPGA ที่เกี่ยวข้อง (ใช้ ADM-PCIE-9V3 FPGA)
ดูข้อมูลโครงการสำหรับรายละเอียด
แกน A2I ถูกสร้างขึ้นเป็นการออกแบบสี่เธรดความถี่สูงที่ได้รับการปรับให้เหมาะสมสำหรับปริมาณงานและกำหนดเป้าหมายสำหรับ 3+ GHz ในเทคโนโลยี 45NM
มันคือการใช้งาน 27 FO4 โดยมีไปป์ไลน์ในการสั่งซื้อที่รองรับ 1-4 เธรด รองรับ Power ISA 2.06 อย่างเต็มที่โดยใช้ Book III-E หลักได้รับการออกแบบมาเพื่อรองรับการใช้งานที่สามารถทำได้ของ MMU และ MMU Logic Macros ซึ่งรวมถึงการกำจัด MMU และการใช้โหมด ERAT-only สำหรับการแปล/การป้องกัน
แพลตฟอร์ม A2I ได้รับการพัฒนาตามการออกแบบหลักของเกมของไอบีเอ็ม มันถูกออกแบบมาเพื่อสมดุลประสิทธิภาพและพลังงานและให้ปริมาณงานสตรีมมิ่งสูง มันรองรับการใช้งานชิป, ซิมและ FPGA ผ่านการใช้ไลบรารี latch/array ที่กำหนดค่าได้
A2I ได้รับการพัฒนาเป็น "โปรเซสเซอร์ความเร็วลวด" สำหรับการออกแบบ SOC แบบขอบความเร็วสูง (Poweren) SOC ชิปนี้รวม L2 สี่ตัวที่มีสี่ A2I ต่อ L2 เชื่อมต่อผ่านการเชื่อมต่อระหว่างกันที่เรียกว่า PBUS หน่วยที่อยู่นอกแกนกลางรวมถึงตัวเร่งความเร็วหลายตัวที่ติดอยู่กับ PBUs อินเทอร์เฟซภายนอกรวมถึง DDR3, PCI GEN2 และ Ethernet ชิปถูกสร้างและดำเนินการที่ ~ 2.3GHz (แกนกลางถูกควบคุมตัวเพื่อประหยัดพลังงาน) แต่ไม่ได้รับการปล่อยตัว
จากนั้นแกน A2I ได้รับเลือกเป็นโปรเซสเซอร์วัตถุประสงค์ทั่วไปสำหรับ BlueGene/Q ซึ่งเป็นผู้สืบทอดของ BlueGene/L และ BlueGene/P ซูเปอร์คอมพิวเตอร์ ในการออกแบบนี้คอร์ A2I สิบแปดตัวถูกรวมไว้ในชิปหนึ่งตัวพร้อมกับตัวควบคุมแคชและหน่วยความจำและส่วนประกอบเครือข่ายภายใน การออกแบบวิ่งที่ 1.6 GHz เพื่อให้บรรลุเป้าหมายด้านพลังงาน/ประสิทธิภาพและรวมถึง Axu ที่มีวัตถุประสงค์พิเศษ (FPU แบนด์วิดท์สูง) การติดตั้ง Bluegene/Q หลายรายการได้รับการจัดอันดับใน 10 อันดับแรกของรายการ Top500 เป็นเวลาหลายปี (#1,#3,#7,#8 ในปี 2012) และอีกสามรายการยังคงอยู่ในอันดับ 500 ณ เดือนมิถุนายน 2563
อาจมีการใช้สำหรับแกนกลางนี้ที่จำเป็นต้องมีการตั้งค่าคุณสมบัติเต็มรูปแบบและข้อ จำกัด ของมันสามารถเอาชนะได้โดยสภาพแวดล้อมที่ต้องการ โดยเฉพาะประสิทธิภาพแบบเธรดเดี่ยวนั้นถูก จำกัด ด้วยการใช้งานในการสั่งซื้อซึ่งต้องการแอปพลิเคชันที่ประพฤติตัวดีเพื่อเปิดใช้งานการใช้งานท่ออย่างมีประสิทธิภาพเพื่อครอบคลุมการพึ่งพาท่อ
การออกแบบอินเตอร์เฟส A2L2 (Core-to-L2/Nest) นั้นตรงไปตรงมาและมีตัวเลือกที่กำหนดค่าได้หลายตัวเลือกสำหรับการเชื่อมต่อข้อมูล นอกจากนี้ยังมีการกำหนดค่าบางอย่างสำหรับการจัดการคุณสมบัติเฉพาะพลังงานบางอย่าง (Core vs. L2)
ความสามารถในการเพิ่ม Axu ที่เข้ากันอย่างแน่นหนากับแกนกลางช่วยให้มีความเป็นไปได้มากมายสำหรับการออกแบบอเนกประสงค์พิเศษเช่นระบบฮาร์ดแวร์/ซอฟต์แวร์แบบเปิดแบบเปิดแบบเปิดรวม
การเปรียบเทียบการออกแบบในเทคโนโลยีดั้งเดิมและปรับขนาดเป็น 7nm (จุดคงที่ไม่มี MMU):
| ความพร้อม | PWR | เรียงลำดับ | เรียงลำดับ PWR | พื้นที่ | VDD | |
|---|---|---|---|---|---|---|
| 45Nm | 2.30 GHz | 0.88 W | 2.90 มม. 2 | 0.97 V | ||
| 7nm | 3.90 GHz | 0.44 W | 4.17 GHz | 0.47 W | 0.17 มม. 2 | 1.1 V |
| 7nm | 3.75 GHz | 0.35 W | 4.03 GHz | 0.37 W | 0.17 มม. 2 | 1.0 V |
| 7nm | 3.55 GHz | 0.27 W | 3.87 GHz | 0.29 W | 0.17 มม. 2 | 0.9 V |
| 7nm | 3.07 GHz | 0.18 W | 3.60 GHz | 0.21 W | 0.17 มม. 2 | 0.8 V |
| 7nm | 2.40 GHz | 0.08 W | 3.00 GHz | 0.14 W | 0.17 มม. 2 | 0.7 V |
การประมาณการเหล่านี้ขึ้นอยู่กับการออกแบบ semicustom ในกระบวนการโรงหล่อตัวแทน (IBM 45nm/Samsung 7nm)
แกน A2I นั้นสอดคล้องกับ Power ISA 2.06 และจะต้องมีการอัปเดตเพื่อให้สอดคล้องกับเวอร์ชัน 3.0C หรือ 3.1 Power ISA 3.0C และ 3.1 เป็นรุ่น Power ISA สองรุ่นที่มีส่วนร่วมใน OpenPower Foundation โดย IBM การเปลี่ยนแปลงจะรวมถึง:
