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Verilog教程

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Linux的安裝

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介紹

Verilog是一種硬件語言，是一種並發，對案例敏感和合成的語言。此類語言的示例是VHDL（VHSIC（非常高速集成電路）HDL）。它是供應商獨立的，例如xilinx，esly Well等。 Full形式Verilog已驗證邏輯。它用於數字IC，而不是用於模擬IC。它使用門級設計抽象。它是在Gateway Design Automation上製造的，現在是IEEE 1364-2001標準。 HDL來幫助驗證現有的複雜電路的設計。此外，邏輯合成工具可以將設計轉換為任何製造技術。

現在，Verilog的基本構建塊是一個模塊，可提供有關輸入和輸出端口的信息，但隱藏了內部實現。

抽像水平

行為級別（算法設計）：用它編寫算法和麵向性能的程序。
數據流級別（方程設計）：“分配”關鍵字用於數據流建模。例如：分配C = A+B;
門級（與邏輯門的互連）：電路將由邏輯門定義。例如：（輸出，輸入）等。
開關級別（根據開關的實現）：晶體管或進行或開放的開關。這種風格很複雜，而且受歡迎程度下降。

數據類型

兩個主要數據類型如下：

網絡：組件之間的連接。內部連接且需要向用戶隱藏。像電線A；
寄存器：將數據存儲在變量中。喜歡，reg a；

其他數據類型是：

向量：可以將網和寄存器聲明為具有不同寬度的向量。就像電線[2：0] a; Reg [7：0] b;
值：0（邏輯零/false），1（邏輯一個/true），x（未知邏輯值），z（高阻抗）。

整數，數組，記憶，參數，字符串是其他數據類型。

開始的概念

模塊實例化：將一個模塊連接到另一個模塊的過程。其子部分是位置映射和基於命名法的映射。

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end