verilog starter tutorials
1.0.0
Dies ist ein anfängerfreundliches Tutorial -Repository, das Verilog mit all den Grundlagen, die für diese Sprache beginnen müssen, leicht lernen können. Außerdem wird dieses Repository nur gelesen und wird derzeit nicht vom Autor gepflegt.
Verilog ist eine Hardware-Sprache, die eine gleichzeitige, fallempfindliche und synthetisierbare Sprache ist. Beispiele für solche Sprachen sind VHDL (VHSIC (sehr hohe Geschwindigkeitsschaltung) HDL). Es ist Vendor -unabhängig, zum Beispiel Xilinx, sehr Well usw. Full Form Verilog wird Logik verifizieren . Es wird für digitale ICs verwendet, nicht für analoge ICs. Es wurde bei der Gateway Design Automation gemacht und ist jetzt IEEE 1364-2001 Standard. HDL wurde bei der Überprüfung des Entwurfs komplexer Schaltkreise, die vorhanden sind, bei der Überprüfung der Bestätigung. Außerdem können Logic -Synthese -Tools Design in jede Herstellungstechnologie umwandeln.
Jetzt ist der grundlegende Baustein von Verilog ein Modul, das Informationen zu Eingabe- und Ausgabeports enthält, aber die interne Implementierung verbirgt.
Zwei primäre Datentypen sind wie folgt:
Andere Datentypen sind:
Ganzzahlen, Arrays, Erinnerungen, Parameter, Zeichenfolgen sind nur wenige andere Datentypen.
ex 1 : module pos_map(q,clk,rst)
output[1:0] q;
input clk, rst;
tflipflop lab0(q[0], clk, rst);
tflipflop lab1(q[1], clk, rst);
end
ex 2 : module nom_map(q,clk,rst)
output[1:0] q;
input clk, rst;
tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
end
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$ display vs $ monitor: $ dispay wird verwendet, um den sofortigen Wert von Variablen anzuzeigen. Es wird in einer aktiven Region ausgeführt. $ monitor wird immer dann ausgeführt, wenn der Wert der angegebenen Variablen in der IT -Veränderung geändert wird. Es wird in der verschobenen Region ausgeführt. Der Überwachung ist nur einmal erforderlich, um zu schreiben.
Und 
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