verilog starter tutorials
1.0.0
Ini adalah repositori tutorial ramah pemula untuk mempelajari Verilog dengan mudah dengan semua dasar yang diperlukan untuk memulai bahasa ini. Juga, repositori ini hanya dibaca dan saat ini tidak dikelola oleh penulis.
Verilog adalah bahasa perangkat keras yang merupakan bahasa yang bersamaan, peka huruf besar-kecil dan sintesialisasi. Contoh bahasa tersebut adalah VHDL (VHSIC (sirkuit terintegrasi kecepatan sangat tinggi) HDL). Ini adalah vendor independen misalnya, xilinx, verwell, dll. Formulir Verilog adalah verifikasi logika . Ini digunakan untuk IC digital bukan untuk IC analog. Ini menggunakan abstraksi desain tingkat gerbang. Itu dibuat di Gateway Design Automation dan sekarang adalah IEEE 1364-2001 Standard. HDL datang untuk membantu verifikasi desain sirkuit kompleks yang ada. Juga, alat sintesis logika dapat mengonversi desain ke teknologi fabrikasi apa pun.
Sekarang, blok bangunan dasar Verilog adalah modul yang menyediakan informasi tentang port input dan output tetapi menyembunyikan implementasi internal.
Dua jenis data utama adalah sebagai berikut:
Jenis data lainnya adalah:
Bilangan bulat, array, ingatan, parameter, string adalah beberapa tipe data lainnya.
ex 1 : module pos_map(q,clk,rst)
output[1:0] q;
input clk, rst;
tflipflop lab0(q[0], clk, rst);
tflipflop lab1(q[1], clk, rst);
end
ex 2 : module nom_map(q,clk,rst)
output[1:0] q;
input clk, rst;
tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
end
Komentar: // Untuk komentar satu baris dan / * ... * / beberapa baris komentar.
$ display vs $ monitor: $ dispay digunakan untuk menampilkan nilai variabel langsung. Itu dieksekusi di wilayah aktif. $ Monitor dieksekusi setiap kali nilai perubahan variabel yang diberikan di dalamnya. Itu dieksekusi di wilayah yang ditunda. Monitor diperlukan hanya sekali untuk ditulis.
Dan 
Dan 
Dan 
