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Tutoriels Verilog

Il s'agit d'un référentiel de didacticiel convivial pour les débutants pour apprendre Verilog facilement avec toutes les bases qui sont nécessaires pour commencer pour cette langue. De plus, ce référentiel est lu seulement et n'est pas actuellement maintenu par l'auteur.

Installation de Linux

• Mise à jour Sudo apt-get
• sudo apt-get install verilog
• sudo apt-get install gtkwave

Introduction

Verilog est un langage matériel qui est un langage simultané, sensible à la casse et synthétisable. Des exemples de telles langues sont VHDL (VHSIC (circuit intégré à très haute vitesse) HDL). Il est indépendant du vendeur par exemple, Xilinx, Verywell , etc. Il est utilisé pour les circuits intégrés numériques et non pour les CI analogiques. Il utilise l'abstraction de conception de niveau de porte. Il a été fabriqué à Gateway Design Automation et est maintenant IEEE 1364-2001 Standard. HDL est venu pour aider à la vérification de la conception de circuits complexes en place. En outre, les outils de synthèse logique peuvent convertir la conception en toute technologie de fabrication.

Désormais, le bloc de construction de base de Verilog est un module qui fournit des informations sur les ports d'entrée et de sortie mais masque la mise en œuvre interne.

Niveaux d'abstraction

• Niveau comportemental (conception de l'algorithme): les programmes algorithmiques et axés sur les performances sont écrits avec.
• Niveau de flux de données (conception de l'équation): le mot-clé "attribution" est utilisé pour la modélisation du flux de données. Ex: attribuer c = a + b;
• Niveau de porte (interconnexion avec les portes logiques): les circuits seront définis par des portes logiques. Ex: et (sortie, entrée) etc.
• Niveau de commutation (implémentation en termes de commutateurs): transistors MOS ou les commutateurs qui conduisent ou sont ouverts. Ce style est complexe et diminue en popularité.

Types de données

Deux types de données principaux sont les suivants:

• NETS: Connexion entre les composants. Connexion interne et doit être caché à l'utilisateur. Comme, fil a;
• Registres: stocker les données en variable. Comme, reg a;

Les autres types de données sont:

• Vecteurs: les filets et les registres peuvent être déclarés comme vecteurs avec différentes largeurs. Comme, fil [2: 0] a; reg [7: 0] b;
• Valeurs: 0 (logique zéro / false), 1 (logique un / true), x (valeur logique inconnue), z (haute impédance).

Entiers, tableaux, souvenirs, paramètres, chaînes sont quelques autres types de données.

Concepts pour commencer

• Instanciation du module: processus de connexion d'un module à un autre. Ses sous-parties sont la cartographie positionnelle et la cartographie basée sur la nomenclature.

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end

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• $ Affichage vs $ Monitor: $ dispay est utilisé pour afficher la valeur immédiate des variables. Il est exécuté dans une région active. $ Monitor est exécuté chaque fois que la valeur de la variable donnée change. Il est exécuté dans la région reportée. Le moniteur n'est requis qu'une seule fois pour être écrit.

Codes réguliers

• et
• 
• 
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• 
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• 
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• 
• 
• 

Code des concepts

• et
• 
• et
• 
• 

Études de cas

• 

Codes de bricolage

• Half Soustracor, Soustracor complet, demi-additionneur, additionneur complet: Utilisation du flux de données, modélisation logicgate, instructions de cas.
• Master-Slave JK Flip-Flop: Table de vérité pour le maître et le verrou d'esclaves tous les deux.