verilog starter tutorials

บทเรียน Verilog

นี่คือที่เก็บการสอนที่เป็นมิตรกับผู้เริ่มต้นเพื่อเรียนรู้ Verilog ได้อย่างง่ายดายด้วยพื้นฐานทั้งหมดที่จำเป็นในการเริ่มต้นสำหรับภาษานี้ นอกจากนี้ที่เก็บนี้ยังอ่านได้เท่านั้นและไม่ได้รับการดูแลโดยผู้เขียน

การติดตั้งสำหรับ Linux

• การอัปเดต sudo apt-get
• sudo apt-get ติดตั้ง verilog
• sudo apt-get ติดตั้ง gtkwave

การแนะนำ

Verilog เป็นภาษาฮาร์ดแวร์ซึ่งเป็นภาษาที่เกิดขึ้นพร้อมกันเป็นกรณีที่มีความอ่อนไหวและสังเคราะห์ ตัวอย่างของภาษาดังกล่าวคือ VHDL (VHSIC (วงจรรวมความเร็วสูงมาก) HDL) เป็นตัวอย่างของผู้ขายที่เป็นอิสระเช่น Xilinx, มาก ฯลฯ Full Form Verilog คือ การตรวจสอบตรรกะ มันถูกใช้สำหรับดิจิตอล ICS ไม่ใช่สำหรับ ICS แบบอะนาล็อกมันใช้การออกแบบระดับประตูที่เป็นนามธรรม มันถูกสร้างขึ้นที่ Gateway Design Automation และตอนนี้เป็นมาตรฐาน IEEE 1364-2001 HDL มาเพื่อช่วยในการตรวจสอบการออกแบบวงจรที่ซับซ้อนที่อยู่ในสถานที่ นอกจากนี้เครื่องมือการสังเคราะห์ตรรกะสามารถแปลงการออกแบบเป็นเทคโนโลยีการผลิตใด ๆ

ตอนนี้ Building Block พื้นฐานของ Verilog เป็นโมดูลที่ให้ข้อมูลเกี่ยวกับพอร์ตอินพุตและเอาต์พุต แต่ซ่อนการใช้งานภายใน

ระดับของสิ่งที่เป็นนามธรรม

• ระดับพฤติกรรม (การออกแบบอัลกอริทึม): โปรแกรมอัลกอริทึมและโปรแกรมที่มุ่งเน้นประสิทธิภาพจะถูกเขียนขึ้นด้วย
• ระดับ dataflow (การออกแบบสมการ): คำหลัก "กำหนด" ใช้สำหรับการสร้างแบบจำลอง dataflow ตัวอย่าง: กำหนด c = a+b;
• ระดับ GATE (การเชื่อมต่อระหว่างกันกับประตูลอจิก): วงจรจะถูกกำหนดโดยประตูลอจิก เช่นและ (เอาต์พุตอินพุต) ฯลฯ
• ระดับสวิตช์ (การใช้งานในแง่ของสวิตช์): ทรานซิสเตอร์ทั้ง MOS หรือสวิตช์ที่ดำเนินการหรือเปิดอยู่ สไตล์นี้ซับซ้อนและได้รับความนิยมลดลง

ชนิดข้อมูล

ประเภทข้อมูลหลักสองประเภทมีดังนี้:

• อวน: การเชื่อมต่อระหว่างส่วนประกอบ การเชื่อมต่อภายในและจำเป็นต้องซ่อนตัวจากผู้ใช้ เช่นลวด A;
• ลงทะเบียน: จัดเก็บข้อมูลในตัวแปร ชอบ reg a;

ประเภทข้อมูลอื่น ๆ คือ:

• เวกเตอร์: อวนและการลงทะเบียนสามารถประกาศเป็นเวกเตอร์ที่มีความกว้างที่แตกต่างกัน เช่นลวด [2: 0] a; reg [7: 0] b;
• ค่า: 0 (Logical Zero/False), 1 (Logical one/true), x (ค่าตรรกะที่ไม่รู้จัก), z (ความต้านทานสูง)

จำนวนเต็ม, อาร์เรย์, ความทรงจำ, พารามิเตอร์, สตริงเป็นประเภทข้อมูลอื่น ๆ

แนวคิดในการเริ่มต้น

• โมดูลอินสแตนซ์: กระบวนการเชื่อมต่อโมดูลหนึ่งกับอีกโมดูล ส่วนย่อยของมันคือการทำแผนที่ตำแหน่งและการทำแผนที่ตามระบบการตั้งชื่อ

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end

• ความคิดเห็น: // สำหรับความคิดเห็นบรรทัดเดียวและ / * ... * / หลายบรรทัดความคิดเห็น

• $ display vs $ monitor: $ dispay ใช้เพื่อแสดงค่าตัวแปรทันที มันถูกดำเนินการในภูมิภาคที่ใช้งานอยู่ $ Monitor จะถูกดำเนินการเมื่อใดก็ตามที่ค่าของการเปลี่ยนแปลงตัวแปรที่กำหนดในนั้น มันถูกดำเนินการในภูมิภาคที่เลื่อนออกไป จำเป็นต้องมีการตรวจสอบเพียงครั้งเดียวเท่านั้น

รหัสปกติ

• และ
• 
• 
• 
• 
• 
• 
• 
• 
• 
• 

รหัสสำหรับแนวคิด

• และ
• 
• และ
• 
• 

การศึกษากรณี

• 

รหัส DIY

• ครึ่งลบ, ตัวลบเต็ม, ครึ่ง adder, adder เต็ม: การใช้ dataflow, การสร้างแบบจำลอง logicgate, คำสั่งเคส
• Master-Slave JK Flip-Flop: ตารางความจริงสำหรับ Master และ Slave Latch ทั้งคู่