verilog starter tutorials
1.0.0
هذا مستودع تعليمي صديق للمبتدئين لتعلم Verilog بسهولة مع جميع الأساسيات المطلوبة للبدء في هذه اللغة. أيضًا ، يتم قراءة هذا المستودع فقط ولا يتم الاحتفاظ به حاليًا من قبل المؤلف.
Verilog هي لغة الأجهزة وهي لغة متزامنة وحساسة وقابلة للتركيب. أمثلة على هذه اللغات هي VHDL (VHSIC (دائرة متكاملة عالية السرعة للغاية) HDL). إنه بائع مستقل على سبيل المثال ، Xilinx ، fortwell إلخ . يتم استخدامه في ICS الرقمية وليس ل ICS التناظرية. يستخدم تجريد تصميم مستوى البوابة. تم صنعه في Automation Design Automation والآن IEEE 1364-2001 معيار. جاء HDL للمساعدة في التحقق من تصميم الدوائر المعقدة الموجودة. أيضا ، يمكن لأدوات تخليق المنطق تحويل التصميم إلى أي تقنية تصنيع.
الآن ، لبنة البناء الأساسية لـ Verilog هي وحدة توفر معلومات حول منافذ الإدخال والمخرجات ولكنها تخفي التنفيذ الداخلي.
نوعان من البيانات الأساسية هما كما يلي:
أنواع البيانات الأخرى هي:
الأعداد الصحيحة ، المصفوفات ، الذكريات ، المعلمات ، السلاسل هي عدد قليل من أنواع البيانات الأخرى.
ex 1 : module pos_map(q,clk,rst)
output[1:0] q;
input clk, rst;
tflipflop lab0(q[0], clk, rst);
tflipflop lab1(q[1], clk, rst);
end
ex 2 : module nom_map(q,clk,rst)
output[1:0] q;
input clk, rst;
tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
end
التعليقات: // للتعليق السطر الواحد و / * ... * / خطوط التعليق المتعددة.
$ Display vs $ Monitor: يتم استخدام $ dispay لعرض قيمة فورية للمتغيرات. يتم تنفيذها في منطقة نشطة. يتم تنفيذ شاشة $ كلما تغيرت قيمة المتغير المعطى فيه. يتم تنفيذها في المنطقة المؤجلة. مطلوب شاشة مرة واحدة فقط لكتابتها.
و 
و 
و 
