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Verilog 튜토리얼

이것은이 언어를 시작하는 데 필요한 모든 기본 사항으로 Verilog를 쉽게 배우는 초보자 친화적 인 튜토리얼 저장소입니다. 또한이 저장소는 읽기 전용이며 현재 저자가 유지 관리하지 않습니다.

Linux 설치

Sudo apt-get 업데이트
sudo apt-get verilog를 설치하십시오
sudo apt-get 설치 gtkwave

소개

Verilog는 동시에, 사례에 민감하며 합성 가능한 언어 인 하드웨어 언어입니다. 이러한 언어의 예로는 VHDL (VHSIC (매우 고속 통합 회로) HDL)이 있습니다. 예를 들어 Xilinx, Verywell 등과 같은 공급 업체 독립적입니다 . 아날로그 ICS가 아닌 디지털 IC에 사용됩니다. 게이트 레벨 설계 추상화를 사용합니다. 게이트웨이 디자인 자동화에서 제작되었으며 현재 IEEE 1364-2001 표준입니다. HDL은 제자리에있는 복잡한 회로 설계의 검증을 도와주었습니다. 또한 논리 합성 도구는 설계를 모든 제조 기술로 변환 할 수 있습니다.

이제 Verilog의 기본 빌딩 블록은 입력 및 출력 포트에 대한 정보를 제공하지만 내부 구현을 숨기는 모듈입니다.

추상화 수준

행동 수준 (알고리즘 설계) : 알고리즘 및 성능 지향 프로그램이 작성됩니다.
DataFlow 레벨 (방정식 설계) : "할당"키워드는 데이터 플로우 모델링에 사용됩니다. 예 : c = a+b 할당;
게이트 레벨 (논리 게이트와 상호 연결) : 회로는 로직 게이트에 의해 정의됩니다. 예 : 그리고 (출력, 입력) 등
스위치 레벨 (스위치 측면에서 구현) : 트랜지스터는 MOS 또는 전도 또는 열린 스위치입니다. 이 스타일은 복잡하고 인기가 감소합니다.

데이터 유형

두 가지 기본 데이터 유형은 다음과 같습니다.

그물 : 구성 요소 간의 연결. 내부 연결 및 사용자로부터 숨겨져야합니다. 와이어 A와 마찬가지로;
레지스터 : 데이터를 변수로 저장하십시오. 마찬가지로, reg a;

다른 데이터 유형은 다음과 같습니다.

벡터 : 네트 및 레지스터는 너비가 다른 벡터로 선언 될 수 있습니다. 와이어 [2 : 0] A와 마찬가지로; Reg [7 : 0] b;
값 : 0 (논리 제로/거짓), 1 (논리/true), x (알 수없는 논리 값), z (높은 임피던스).

정수, 배열, 메모리, 매개 변수, 문자열은 다른 데이터 유형이 거의 없습니다.

시작하기위한 개념

모듈 인스턴스화 : 한 모듈을 다른 모듈에 연결하는 프로세스. 하위 부분은 위치 매핑 및 명명법 기반 매핑입니다.

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end

주석 : // 단일 줄 주석 및 / * ... * / 다중 주석선.
$ display vs $ monitor : $ dispay는 변수의 즉각적인 값을 표시하는 데 사용됩니다. 활성 지역에서 실행됩니다. 주어진 변수의 값이 변경 될 때마다 $ 모니터가 실행됩니다. 연기 된 지역에서 실행됩니다. 모니터는 한 번만 작성해야합니다.