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Verilogチュートリアル

これは、この言語の開始に必要なすべての基本を簡単にVerilogを学ぶための初心者向けのチュートリアルリポジトリです。また、このリポジトリは読み取り専用であり、現在著者によって維持されていません。

Linuxのインストール

sudo apt-getアップデート
sudo apt-getインストールVerilog
sudo apt-getインストールgtkwave

導入

Verilogは、同時に、ケースに敏感で、合成可能な言語であるハードウェア言語です。このような言語の例は、VHDL（VHSIC（非常に高速統合回路）HDL）です。たとえば、Xilinx、verywellなどのベンダーは独立しています。アナログICSではなくデジタルICに使用されます。ゲートレベルの設計抽象化を使用します。 Gateway Design Automationで作成され、現在はIEEE 1364-2001 Standardです。 HDLは、設置されている複雑な回路の設計の検証を支援するようになりました。また、論理合成ツールは、設計をあらゆる製造技術に変換できます。

現在、Verilogの基本的なビルディングブロックは、入力ポートと出力ポートに関する情報を提供するが、内部実装を隠すモジュールです。

抽象化のレベル

行動レベル（アルゴリズムの設計）：アルゴリズムおよびパフォーマンス指向のプログラムには記載されています。
データフローレベル（方程式の設計）：「割り当て」キーワードは、データフローモデリングに使用されます。例：c = a+bを割り当てます。
ゲートレベル（ロジックゲートとの相互接続）：回路は、ロジックゲートによって定義されます。例：および（出力、入力）など
スイッチレベル（スイッチの観点からの実装）：動作または開いているMOSまたはスイッチのいずれかのトランジスタ。このスタイルは複雑で、人気が低下しています。

データ型

2つの主要なデータタイプは次のとおりです。

ネット：コンポーネント間の接続。内部接続は、ユーザーから隠される必要があります。同様に、ワイヤーa;
レジスタ：データを変数に保存します。 reg a;

他のデータタイプは次のとおりです。

ベクトル：ネットとレジスタは、幅が異なるベクトルとして宣言できます。同様に、ワイヤー[2：0] a; reg [7：0] b;
値：0（論理ゼロ/false）、1（論理1つ/true）、x（不明な論理値）、z（高インピーダンス）。

整数、配列、記憶、パラメーター、文字列は、他のデータ型ではありません。

始めるための概念

モジュールのインスタンス化：あるモジュールを別のモジュールに接続するプロセス。そのサブパートは、位置マッピングと命名法ベースのマッピングです。

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end

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$ display vs $ Monitor：$ Dispayは、変数の即時値を表示するために使用されます。アクティブな領域で実行されます。 $モニターは、指定された変数の変更が変更されるたびに実行されます。延期された地域で実行されます。モニターは、記述するために一度だけ必要です。