verilog starter tutorials

Verilog Tutorials

Это репозиторий для начинающих, удобный для новичков, чтобы легко изучить Verilog со всеми основами, которые необходимы для начала этого языка. Кроме того, этот репозиторий читается только и в настоящее время не поддерживается автором.

Установка для Linux

• Sudo Apt-Get обновление
• sudo apt-get установить Verilog
• sudo apt-get установить gtkwave

Введение

Verilog-это аппаратный язык, который является одновременным, чувствительным к случаем и синтезируемым языком. Примерами таких языков являются VHDL (VHSIC (очень высокоскоростная интегрированная цепь) HDL). Это является независимым от поставщика, например, Xilinx, очень и т. Д. Форма Verilog является проверкой логики . Он используется для цифровых ICS, а не для аналоговых ICS. Это использует абстракцию дизайна уровня GATE. Это было сделано в автоматизации дизайна Gateway, и сейчас стандарт IEEE 1364-2001. HDL пришел, чтобы помочь с проверкой проектирования сложных цепей, которые находятся на месте. Кроме того, инструменты логического синтеза могут преобразовать дизайн в любую технологию изготовления.

Теперь основной строительный блок Verilog - это модуль, который предоставляет информацию о входных и выходных портах, но скрывает внутреннюю реализацию.

Уровни абстракции

• Поведенческий уровень (дизайн алгоритма): с ним написаны алгоритмические и ориентированные на производительность программы.
• Уровень потока данных (дизайн уравнения): «назначить» ключевое слово используется для моделирования DATAFLOW. Пример: назначить c = a+b;
• Уровень затвора (взаимосвязь с логическими воротами): цепи будут определяться логическими воротами. Пример: и (выход, вход) и т. Д.
• Уровень переключения (реализация с точки зрения коммутаторов): транзисторы либо MOS, либо переключатели, которые проводят или открыты. Этот стиль сложный и уменьшается в популярности.

Типы данных

Два основных типа данных следующие:

• Сети: соединение между компонентами. Внутреннее соединение и необходимо спрятать от пользователя. Как, провод А;
• Регистры: храните данные в переменной. Как, рег а;

Другие типы данных:

• Векторы: сети и регистры могут быть объявлены как векторы с различной шириной. Как, провод [2: 0] a; Рег [7: 0] B;
• Значения: 0 (логическое ноль/false), 1 (логический один/true), x (неизвестное логическое значение), z (высокий импеданс).

Целые числа, массивы, воспоминания, параметры, строки - это мало других типов данных.

Концепции, чтобы начать

• Модульский экземпляр: процесс подключения одного модуля к другому. Его подразделы являются позиционное отображение и сопоставление на основе номенклатуры.

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end

• Комментарии: // для комментария на одну строку и / * ... * / несколько строк комментариев.

• $ Display Vs $ Monitor: $ Despay используется для отображения немедленной стоимости переменных. Он выполняется в активном регионе. $ monitor выполняется всякий раз, когда значение данной переменной изменяется в нем. Он выполняется в отложенном регионе. Монитор требуется только один раз для написания.

Обычные коды

• и
• 
• 
• 
• 
• 
• 
• 
• 
• 
• 

Код для концепций

• и
• 
• и
• 
• 

Кейс-исследование

• 

DIY -коды

• Половина выставки, полный выставщик, наполовину adder, полная сумма: использование Dataflow, моделирование LogicGate, операторы случаев.
• Мастер-раб JK Крип-флоп: таблица истины для мастера и раба защелки.