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Verilog教程

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介绍

Verilog是一种硬件语言，是一种并发，对案例敏感和合成的语言。此类语言的示例是VHDL（VHSIC（非常高速集成电路）HDL）。它是供应商独立的，例如xilinx，esly Well等。Full形式Verilog已验证逻辑。它用于数字IC，而不是用于模拟IC。它使用门级设计抽象。它是在Gateway Design Automation上制造的，现在是IEEE 1364-2001标准。 HDL来帮助验证现有的复杂电路的设计。此外，逻辑合成工具可以将设计转换为任何制造技术。

现在，Verilog的基本构建块是一个模块，可提供有关输入和输出端口的信息，但隐藏了内部实现。

抽象水平

行为级别（算法设计）：用它编写算法和面向性能的程序。
数据流级别（方程设计）：“分配”关键字用于数据流建模。例如：分配C = A+B;
门级（与逻辑门的互连）：电路将由逻辑门定义。例如：（输出，输入）等。
开关级别（根据开关的实现）：晶体管或进行或开放的开关。这种风格很复杂，而且受欢迎程度下降。

数据类型

两个主要数据类型如下：

网络：组件之间的连接。内部连接且需要向用户隐藏。像电线A；
寄存器：将数据存储在变量中。喜欢，reg a；

其他数据类型是：

向量：可以将网和寄存器声明为具有不同宽度的向量。就像电线[2：0] a; Reg [7：0] b;
值：0（逻辑零/false），1（逻辑一个/true），x（未知逻辑值），z（高阻抗）。

整数，数组，记忆，参数，字符串是其他数据类型。

开始的概念

模块实例化：将一个模块连接到另一个模块的过程。其子部分是位置映射和基于命名法的映射。

 ex 1 : module pos_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(q[0], clk, rst);
       tflipflop lab1(q[1], clk, rst);
       end
       
ex 2 : module nom_map(q,clk,rst)
       output[1:0] q;
       input clk, rst;
       tflipflop lab0(.q(q[0]), .clk(clk), .rst(rst));
       tflipflop lab1(.q(q[0]), .clk(clk), .rst(rst));
       end