3ph_pll

VII (3-PH) DSOGI Fase Lock Loop (PLL)

Dependências

Roteiro

• Trava de ângulo
• Detecção de troca de fase
• Detecção de falha na fase em tempo real
• Código gerado
• Código testado no STM32F7 (código no STM32.ZIP)
• Não usando o algoritmo de Volder em vez de usar aproximações, requisitando uma amostra de 10kHz

Demonstração

Pior caso, quando a fase da fase de tensão é os radianos PI do deslocamento no início, com o erro máximo.

Entrada de 65Hz

Entrada de 55Hz

Entrada de 45Hz

Autores

• Angel Rodriguez [[email protected]]

Agradecimentos

• [1] Pinto J, Carvalho A, Rocha A, Araújo A. Comparação da PLL baseada em Dsogi para estimativa de fase em grades fracas trifásicas. Eletricidade. 2021; 2 (3): 244-270.